PCB科技 - 高速高密度PCB設計面臨新挑戰

隨著電子產品的複雜性和效能的不斷提高，印刷電路板的密度及其相關器件的頻率也在不斷增加，工程師在設計高速高密度PCB時面臨的各種挑戰也在新增。 除了眾所周知的信號完整性（SI）問題外，高速PCB科技的下一個熱點應該是電源完整性（PI）、EMC/EMI和熱分析。

隨著競爭的加劇，製造商在產品發佈時間上面臨著越來越大的壓力。 如何使用先進的EDA工具和優化的方法和流程來高品質、高效率地完成設計，已成為系統製造商和設計工程師必須面對的問題。

熱點：從信號完整性轉向電源完整性

說到高速設計，人們首先想到的是信號完整性問題。 信號完整性主要指訊號線上訊號傳輸的質量。 當電路中的訊號能够以所需的定時、持續時間和電壓幅度到達接收晶片引脚時，電路具有良好的信號完整性。 當訊號不能正常響應或訊號質量不能使系統長時間穩定工作時，就會出現信號完整性問題。 信號完整性主要表現在延遲、反射、串擾、定時和振盪等幾個方面。 人們普遍認為，當系統工作在50MHz時，會出現信號完整性問題，隨著系統和設備頻率的不斷上升，信號完整性的問題將變得更加突出。 元件和PCB板的參數、元件在PCB板上的佈局以及高速訊號的佈線都可能導致信號完整性問題，從而導致系統運行不穩定，甚至根本無法正常運行。

信號完整性科技經過幾十年的發展，其理論和分析方法已經變得更加成熟。 關於信號完整性問題，信號完整性不是某人的問題。 它涉及設計鏈中的每一個環節。 不僅系統設計工程師、硬體工程師和PCB工程師必須考慮它，而且在製造過程中甚至不能忽視它。要解决信號完整性問題，我們必須依靠先進的模擬工具。

相對於信號完整性，電源完整性是一項相對較新的科技，被認為是高速高密度PCB設計中最大的挑戰之一。 電源完整性意味著在高速系統中，PDS電源傳輸系統在不同頻率下具有不同的阻抗特性，囙此PCB上電源層和接地層之間的電壓在電路板上的每個地方都不相同。 囙此，電源不連續，產生電源雜訊，晶片無法正常工作； 同時，由於高頻輻射，電源完整性問題也會帶來EMC/EMI問題。 如果電源完整性問題不能很好地解决，將嚴重影響系統的正常運行。

通常，電源完整性問題主要通過兩種方法來解决：優化電路板的堆疊設計和佈局，以及添加去耦電容器。 當系統頻率小於300~400MHz時，去耦電容器可以起到抑制頻率、濾波和阻抗控制的作用。 將合適的去耦電容器放置在正確的位置將有助於减少系統電源完整性的問題。 但當系統頻率較高時，去耦電容器的作用較小。 在這種情況下，只有通過優化電路板的層間距設計和佈局或其他方法來降低電源和接地雜訊（如適當匹配以减少電源傳輸系統的反射問題）等，才能解决電源完整性問題，同時抑制EMC/EMI。

關於信號完整性和功率完整性之間的關係，信號完整性是時域中的一個概念，更容易理解，而功率完整性是頻域中的一種概念，比信號完整性更難理解，但在某些方面它與信號完整性有相似之處。 電源完整性要求工程師具備更高的技能，這對高速設計來說是一個新的挑戰。 它不僅涉及板級，還涉及晶片和封裝級。 建議做高速電路板設計的工程師在解决信號完整性的基礎上做電源完整性。 “.

通過類比“軟化”您的設計

模擬是對虛擬原型的測試，它考慮了所有方面。 隨著設計變得越來越複雜，工程師不可能實現每個方案。 現時，他們只能使用先進的類比而不是實驗來做出判斷。

在當今的系統設計中，除了高速和高密度電路板帶來的挑戰外，快速產品發佈的壓力使模擬成為系統設計不可或缺的手段。 設計者希望使用先進的模擬工具在設計階段發現問題，從而高效、高品質地完成系統設計。

在傳統的電路板設計中，工程師很少訴諸於模擬。 更常見的是，它使用上游晶片製造商提供的參攷設計和設計指南（即白皮書），結合工程師的實際經驗進行設計，然後對設計產生的原型進行測試和測試，找出問題並修改設計。 這種情況反復出現，直到問題基本解决。 即使偶爾使用模擬工具進行設計，也僅限於部分電路。 修改電路意味著時間延遲。 在產品快速發佈的壓力下，這種延遲是不可接受的。 特別是對於大型系統，一個小的修改可能需要推翻整個設計。 它給製造商帶來的損失是不可估量的。

產品品質難以保證，開發週期無法控制，過度依賴工程師的經驗。。。 這些因素使得上述設計方法難以應對日益複雜的高速高密度PCB設計帶來的挑戰，囙此必須使用先進的模擬技術。 解决這個問題的工具。“上游晶片製造商給出的設計方案是基於他們自己的原型，系統製造商的產品不能與上游製造商的產品完全相同；同時，一個晶片的設計要求可能與另一個晶片相衝突。必須進行類比以確定設計方案。”。

從某種意義上說，模擬是允許軟件完成對虛擬原型的功能評估，這只能通過測試物理原型來完成。 這是一種更“軟”、更經濟的解決方案。

然而，高速高密度電路板的模擬不同於傳統的模擬。 Mentor Graphics科技工程師Yulifu說：“傳統的模擬是針對原理圖進行的。它只是添加激勵措施，並查看輸出以確定功能是否正確；而高速模擬是基於功能正確的前提，具體取決於設計。效能是什麼？它不僅適用於原理圖，也適用於PCB設計。”使用模擬工具，您可以判斷哪個方案更接近實際需求，並在滿足效能要求的基礎上，判斷哪個方案的成本更低。

在計畫和系統成本之間找到平衡。 Yulifu說：“使用模擬工具，你可以判斷系統改進的方向是否正確，為設計指明方向，提高第一塊板的成功率，使產品更快地進入市場。但是，無論模擬結果與測試結果多麼接近，都不能取代實際的測試系統。”

測試是對系統性能的真實判斷，包括所有真實的環境因素。 然而，類比是對虛擬原型的“測試”。 它針對某些特定條件。 沒有一種工具可以同時考慮所有實際情況。 類比。 然而，隨著科技的發展和工具的不斷改進，模擬結果與實際測試結果的接近度越來越高，對設計的指導意義也越來越大，但同時對工程師提出了更高的要求——雖然工具越來越容易使用，但模擬結果的判斷和改進方法都取決於工程師的科技水准和理論基礎。

現時，在高速PCB模擬中，最不理想的效果是EMC/EMI。 這是因為對於高速系統，由於通孔效應的影響，需要對系統進行三維建模，以有效類比真實環境。 然而，對於PCB這樣的大型複雜系統，很難對其進行三維建模。 據Yulifu介紹，現時主要採用專家檢查的方法，將EMC/EMI問題轉化為符合國際通用標準的PCB佈局和佈線規則。

此外，在三維分析方面，Ansoft和Apsim等公司可以提供專門的工具和方法，這些工具可以與Cadence和Mentor Graphics系統工具結合使用。

效率的選擇：自動佈線和並行設計

原理圖設計不僅是關於“追跡”電路，還有許多其他要求。 原理圖設計工具應該能够將這些要求帶到下一步，支持自動佈線、功能類比等。

為了找到更有效的設計路徑，解决產品發佈的時間壓力，並快速將產品推向市場，自動佈線和並行設計科技應運而生。

“如果你能很好地利用自動佈線科技，你可以减少繪圖時間，使PCB的設計效率提高一倍以上。”但是，如果你想實現自動佈線，你必須使用電氣化規則管理器來綜合系統設計工程師和硬體設計工程師。 電路的設計要求傳遞給PCB工程師。

對於早期較簡單的系統，通常的做法是硬體工程師逐一寫下設計要求，並告訴PCB設計工程師如何做。但對於複雜的系統，面對成千上萬的連接和無數的要求，硬體工程師無法逐一記錄這些規則，PCB設計工程師也無法逐一檢查和實施。 此時，需要一個電氣化的規則管理器來管理各種設計要求。 硬體工程師和PCB設計工程師可以在同一個規則管理器的基礎上協同工作。

對於自動佈線科技，“如果一家公司沒有很好地掌握這項科技，信號完整性問題也不能很好地解决，建議不要使用自動佈線。因為如果你不能定義好的規則，你就無法正確地驅動自動佈線。”無論工具多麼發達，電腦都不能完全取代人腦的行為，囙此不可能實現100%的自動佈線。我們上面提到的自動佈線實際上是一種互動式的自動佈線，需要人類的參與：自動佈線之前的一些規則需要進一步手動確定； 自動佈線完成後，需要由工程師進行驗證和修改。

對於傳統的、相對低速的系統設計，許多工程師可能有這樣的經驗，使用Cadence的OrCAD繪製原理圖，然後使用Mentor的PowerPCB進行佈局。 但這種方法已不再適用於高速設計領域。 “不同製造商的工具之間無法完全轉換數據。例如，讀取網表的傳統方法無法將原理圖中的一些電力特性和要求帶到PCB設計中，囙此不適合高速設計。”

除了自動佈線，並行設計也是提高大型系統設計效率的有效方法。 並行設計是協同設計，這意味著電路板被分成幾個部分，幾個人同時進行設計。 Yulif表示，現時的Mentor Graphics工具已經可以用於並行設計。 如果將設計保存在一台機器上，另一台機器可以立即看到它，兩側的線條可以自動連接在一起。 可以減輕不同設計之間的集成任務。 Yulif說：“到今年年底，Mentor Graphics的全動態並行設計工具extremePCB將推向市場。届時，工程師將能够像在網絡上玩CS一樣進行全實时並行設計。被對方實时看到可以促進不同地方的工程師之間的合作。”對於並行設計，不僅需要好的設計工具，還需要良好的設計方法。 並行設計不應過於細分或過於寬泛。 兩三個人比較理性，否則思路過於分散，不利於設計。

PCB之外：高速問題的系統級考慮

當系統從數百兆位元組發展到數十兆位元組時，晶片設計、封裝設計和系統設計就不能再分開考慮了。 對於高端產品，在設計晶片時應考慮封裝設計和系統設計。

在解决了軟件本身的問題後，如何簡化流程，减少工程師在流程中的錯誤，使工程師能够將更多的精力投入到設計中，使產品儘快進入市場，也成為EDA製造商正在考慮的內容。

通常，系統上的連接線從晶片（矽）的I/O開始，穿過封裝的凸塊和基板，到達封裝的引脚，然後穿過PCB到達另一個封裝的引脚、基板、凸塊和引脚。 晶片I/O、封裝和電路板是三個不同的領域。 以前的工程師在設計時不會全面考慮它們，也不知道其他工程師的想法。 然而，隨著設計頻率的新增，晶片面積减小，設計週期縮短，製造商在設計晶片時應考慮封裝設計和PCB設計，以便將三者有效結合。 “此時，無論是從信號完整性還是設計週期的角度來看，我們都應該同時考慮矽封裝板的設計，並協調它們之間的關係。例如，有時會有很多棘手的時序問題可以在封裝中輕鬆解决。”