PCB科技 - 差動訊號線的分析與佈置

近年來，隨著速度需求的快速增長，新的匯流排協定不斷提出更高的速度。 傳統的匯流排協定已不能滿足要求。 串列匯流排因其抗干擾能力强、訊號線少、速度快而受到眾多設計者的青睞。 而串列匯流排尤其是差分訊號的管道最多。 囙此，在本文中，我整理了一些差分訊號線的設計，並與大家進行了討論。

1、差動訊號線的原理、優缺點

差分訊號（Differential signal）在高速中的應用越來越廣泛 環行 設計. 電路中最關鍵的訊號通常是 設計具有差分結構的ed. 是什麼讓它如此受歡迎? 如何確保其在 印刷電路板 設計? 這兩個問題, 我們繼續討論下一部分. 什麼是差分訊號? 用外行的話來說, 驅動端發送兩個相等且反向的訊號, 接收端通過比較兩個電壓之間的差值來判斷邏輯狀態“0”或“1”. 攜帶差分訊號的一對記錄道稱為差分記錄道.

與普通單端訊號道相比，差分訊號在以下3個方面具有最明顯的優勢：

a、抗干擾能力强，因為兩條差分記錄道之間的耦合非常好。 當外界有雜訊干擾時，它們幾乎同時耦合到兩條線路上，接收端只關心兩個訊號之間的差异。 囙此，可以完全消除外部共模雜訊。

b、它可以有效地抑制電磁干擾。 出於同樣的原因，由於兩個訊號的極性相反，它們輻射的電磁場可以相互抵消。 如圖所示，AA'中的電流從右向左，BB'中的電流從左向左。 對，然後根據右手螺旋定律，它們的磁力線相互抵消。 耦合越緊密，磁力線之間的相互抵消就越多。 釋放到外部世界的電磁能量越少。

c、定時定位準確。 由於差分訊號的開關變化位於兩個訊號的交叉點，與普通單端訊號不同，普通單端訊號取決於高閾值電壓和低閾值電壓來確定，它受過程和溫度的影響較小，這可以减少定時誤差。， 但也更適用於低幅度訊號電路。 當前流行的LVDS（低壓差分訊號）就是指這種小幅度差分訊號科技。

2、差分訊號示例：LVDS

LVDS（低壓差分訊號）是一種低擺動電流類型 差分訊號  科技 使訊號能够通過差分傳輸 印刷電路板 數百Mbps速率的線對或平衡電纜, 實現了低電壓幅值和低電流驅動輸出，以達到低雜訊、低功耗的目的. LVDS驅動器由驅動差分線對的電流源組成. 電流通常為3.5mA). LVDS接收器具有非常高的輸入阻抗, 囙此，驅動器輸出的大部分電流通過匹配的100Ω–Ω§電阻，並連接到接收器. 輸入端子產生約350mA的電壓. 當駕駛員翻轉時, 它改變了流過電阻器的電流方向, 從而產生有效的邏輯“1”和邏輯“0”狀態. 低擺幅驅動訊號實現高速運行，降低功耗, 差分訊號提供了具有適當雜訊裕度的低壓擺幅，並大大降低了功耗. 功率的大幅降低允許在單個集成電路上集成多個介面驅動器和接收器. 這提高了 印刷電路板並且降低了成本。

無論使用的LVDS傳輸介質是否為 印刷電路板 線對或電纜, 必須採取措施防止訊號在介質終端反射，同時减少電磁干擾. LVDS requires the use 屬於 a termination resistor (100±20Ω) that matches the medium. 該電阻器終止迴圈電流訊號，並應盡可能靠近接收器的輸入. LVDS驅動程序可以以超過155的速度驅動雙絞線.距離超過10m時為5Mbps. 實際速度限制為：1. 發送到驅動器的TTL數據的速度； 2 介質的頻寬效能.

通常在驅動器側使用多工器，在接收器側使用解復用器來實現多個TTL通道和一個LVDS通道的多工轉換，以提高訊號速率並降低功耗。 並减少了傳輸介質和介面數量，降低了設備的複雜性。

LVDS接收器可以承受驅動器和接收器之間至少±1V的接地電壓變化。 由於LVDS驅動器的典型偏置電壓為+1.2V、接地電壓變化、驅動器偏置電壓和輕耦合雜訊之和，囙此接收器的輸入是相對於接收器接地的共模電壓。 共模範圍為：+0.2V +2.2V。 建議接收器的輸入電壓範圍為：0V+2.4V。

3、差動訊號接線要求：

對於印刷電路板工程師來說，最關心的是如何確保在實際佈線中充分利用差分佈線的這些優勢。 也許任何接觸過佈局的人都會理解差動佈線的一般要求，即在差動對的佈線中有兩點需要注意。 一是兩根導線的長度應盡可能長，而相等的長度是為了確保兩個差分訊號的定時。 保持相反的極性，减少共模分量。 另一個是兩條導線之間的距離（該距離由差動阻抗確定）必須保持恒定，即必須保持平行。 有兩種平行的管道，一種是兩條導線並排在同一層上，另一種是兩條導線在上下相鄰的兩層上（上下）。 通常，前者有更多的並行實現。

等距離主要是為了確保兩者之間的差分阻抗相同，减少反射。 差分對的接線管道應緊密並適當平行。 所謂適當接近是因為距離會影響差動阻抗的值，這是設計差動對的一個重要參數。 並行性的需要也是為了保持差分阻抗的一致性。 如果兩條線路突然遠近，差動阻抗將不一致，這將影響信號完整性和定時延遲。

以下是差動傳輸線模型

為了便於分析，差分線對通常用其奇偶模阻抗和延遲來描述，而與差分模和共模相對應的這些部分密切相關，囙此可以通過方程1來計算。

此處Ctot=Cself+Cm。 Cself是一條線和地之間的電容，Cm是兩條線之間的電容。 Lself和Lm分別是一條線的自感和兩條線之間的互感。

差動阻抗定義為兩條差動驅動導線之間測得的阻抗。 （所謂差分驅動是指兩個訊號完全相同但極性相反時）。 微分阻抗是指奇數模阻抗。 所謂奇模阻抗是指當兩根導線被差分驅動時，差分對中傳輸線的阻抗。 偶數模阻抗是指當兩根導線由單個共模訊號驅動接地時，差分對中兩根導線的阻抗。

利用方程1，可以得出：微分阻抗

共模阻抗

但所有這些規則都沒有被機械地應用，許多工程師似乎仍然不瞭解高速差分訊號傳輸的本質。 以下重點介紹印刷電路板差分訊號設計中的幾個常見誤解。

誤解1：人們認為差分訊號不需要接地層作為返回路徑，或者差分記錄道為彼此提供返回路徑。 造成這種誤解的原因是他們被表面現象所迷惑，或者高速訊號傳輸的機制不够深入。 儘管差分電路對電源和接地層上可能存在的類似地面反彈和其他雜訊訊號不敏感。 接地板的部分返回取消並不意味著差分電路不使用基準面作為訊號返回路徑。 事實上，在訊號返回分析中，差分接線與普通單端接線的機理是相同的，即高頻訊號總是以最小的電感沿回路回流，最大的區別在於，除了對地的耦合外，差分線路也有相互耦合。 哪種耦合强，哪一種成為主要的返回路徑。

在裡面 印刷電路板電路設計, 差分記錄道之間的耦合通常很小, 通常只占耦合度的10-20%, 更重要的是與地面的耦合, 所以微分軌跡的主返回路徑仍然存在於地平面上 . 當地平面中存在不連續時, 差分記錄道之間的耦合將在沒有基準面的區域提供主回路. 雖然基準面的不連續性對微分跡線的影響不如普通單端跡線嚴重, 它仍將降低差分訊號的質量並新增EMI, 應盡可能避免. 一些 設計ers認為，可以移除差分軌跡下的基準面，以抑制差分傳輸中的一些共模訊號. 然而, 這種方法在理論上是不可取的. 如何控制阻抗? 不為共模訊號提供接地阻抗回路將不可避免地導致EMI輻射. 這種做法弊大於利.

囙此，保持印刷電路板接地板返回路徑寬而短。 儘量不要跨越島嶼（跨越相鄰電源或接地層的分離區域。） 例如，主機板設計中的通用串口匯流排、SATA和PCI-EXPRESS最好不要跨越孤島。 確保這些訊號下有一個完整的接地板或電源板。

誤解2：人們認為保持等間距比匹配線長更重要. 在實際中 印刷電路板佈局, 通常不可能滿足差速器的要求 設計 同時. 由於引脚分佈等因素的存在, 過孔, 和佈線空間, 線路長度匹配的目的必須通過適當的繞組來實現, 但結果必然是，差分對的某些區域不能平行. 事實上, 間距不相等. 的影響很小. 相比之下, 線路長度不匹配對定時的影響更大. 從理論分析, 儘管不一致的間距會導致差動阻抗改變, 因為差分對之間的耦合本身並不重要, 阻抗變化範圍也很小, 通常在10%以內, 這只相當於一次通過. 孔引起的反射不會對訊號傳輸產生重大影響. 一旦線路長度不匹配, 除了定時偏移, 在差分訊號中引入共模分量, 這會降低訊號質量並新增EMI.

可以說，印刷電路板差分跡線設計中最重要的規則是匹配線長度，其他規則可以根據設計要求和實際應用靈活處理。 同時，為了補償阻抗匹配，可以在接收端的差分線對之間添加匹配電阻。 其值應等於差動阻抗值。 這樣訊號質量會更好。

囙此，建議以下兩點：

（A）利用終端電阻實現與差動傳輸線的最大匹配，電阻值一般在90～130Ω之間，系統也需要此終端電阻來產生正常工作的差動電壓；

（B）最好在差分線上使用精度為1-2%的表面安裝電阻器。 如有必要，可以使用兩個電阻為50Ω的電阻器，中間接地一個電容器以過濾共模。 譟音

通常，差分訊號等的時鐘匹配要求等於+/-10mils以內。

誤解3：認為差動接線必須非常緊密。 保持差分軌跡接近無非是為了增强它們之間的耦合，這不僅可以提高抗噪性，還可以充分利用磁場的相反極性來抵消對外界的電磁干擾。 雖然這種方法在大多數情况下非常有益，但它不是絕對的。 如果我們能够確保它們完全遮罩外部干擾，那麼我們就不需要使用强耦合來實現抗干擾。 以及抑制電磁干擾的目的。 我們如何確保差分記錄道的良好隔離和遮罩？ 新增與其他訊號記錄道的間距是最基本的方法之一。 電磁場能量隨距離的平方而减小。 通常，當行距超過線寬的4倍時，它們之間的干擾非常弱。 可以忽略。 此外，接地層的隔離也能起到良好的遮罩作用。 這種結構通常用於高頻（10G以上）IC封裝印刷電路板的設計。 它被稱為CPW結構，可以確保嚴格的差分阻抗。 控制裝置（2Z0）。

差分記錄道也可以在不同的訊號層中運行，但通常不建議使用這種方法，因為不同層產生的阻抗和通孔的差异會破壞差分模式傳輸的效果，並引入共模雜訊。 此外，如果相鄰兩層不緊密耦合，則會降低差分記錄道的抗雜訊能力，但如果可以與周圍記錄道保持適當的距離，則串擾不是問題。 在一般頻率（低於GHz）下，EMI不會是一個嚴重的問題。 實驗表明，距離差分記錄道500密耳處的輻射能量衰减在3米處達到60 dB，足以滿足FCC電磁輻射標準，囙此設計者不必太擔心差分線耦合不足導致的電磁不相容性。

4、眼圖

在差分訊號的測試中，我們經常會遇到一個測試項目就是眼圖，很多設計初學者可能都聽說過眼圖測試。 但仍有許多人不知道眼圖是如何產生的。 學習觀察眼圖對於您自己的測試和調試非常有用。 以下描述了眼圖。

在每個時鐘週期中，變速箱中將有一個訊號。 但是，如果它是一個很長的位元流（bits），那麼很難確定訊號是否符合規範（specifications）。 為了便於分析，如果所有訊號比特都可以形成一個訊號圖，那麼您可以查看此圖並疊加這些圖，以查看它們是否符合規範。 這是眼圖。

如下圖所示，假設所有訊號都在時鐘上升沿觸發。 然後根據上升沿選取所有數據訊號的波形並疊加在一起。 每一個這樣的波形都被稱為同波。 如圖所示（只有一個波形從圖中取出，以便讀者能清楚地看到），這形成了眼圖的前半部分。 然後根據下降沿將其取出並堆疊在一起，即可形成眼圖的後半部分。 同時，高電平或低電平訊號波形構成眼圖的頂部和底部。 這形成了一個標準的眼圖（如下所示）。 然後，您所要做的就是根據訊號規範在眼圖中定義它。

當然，下圖也顯示了CLK，實際的串列差分訊號無法檢測訊號線上的時鐘。

讓我們舉個例子。 從眼圖上看，訊號質量很差。 與之對應，可以看出訊號質量很差。 上升沿和下降沿太慢，一致性太差，訊號的高電平不够，傾斜太大。

5、差分訊號的量測。

輸入連接一般來說，差分放大器或探頭與信號源之間的互連是最大的誤差源。 為了保持輸入匹配，兩個通道應盡可能相同。 兩個輸入端子的任何接線應具有相同的長度。 如果使用探頭，其型號和長度也應相同。 量測具有高共模電壓的低頻訊號時，避免使用衰减探頭。 在高增益下，這種探頭根本無法使用，因為不可能精確平衡其衰减。 當高壓或高頻應用需要衰减時，應使用專業為差分放大器設計的專用無源探頭。 這種探頭有一個可以精確調節直流衰减和交流補償的裝置。 為了獲得最佳效能，每個特定放大器應具有一組專用探頭，並且應根據該探頭組附帶的程式校準放大器。

一種常見的方法是成對扭轉+和輸入電纜。 這降低了拾取線頻干擾和其他雜訊的可能性。 如果要獲取眼圖，應諮詢儀器製造商，以獲取最新的軟件和夾具。 通常，這套軟件和固定裝置單獨收費