電路設計 - 减少高速PCB佈線期間串擾的科技方法

减少高速PCB佈線期間串擾的科技方法

由於傳統的 PCB設計, 訊號質量無法保證, 大多數問題直到製版試驗後才能發現. 這大大降低了設計效率並新增了成本, 這在激烈的市場競爭中顯然是不利的. 因此, for 高速PCB設計, 業內人士提出了一種新的設計理念, 這已經成為一種“自上而下”的設計方法. 經過各種政策分析和優化, 大多數可能出現的問題都已避免，並節省了大量資金. 確保滿足項目預算的時間, 生產高品質印製板, 避免了繁瑣而昂貴的測試錯誤.

阻抗匹配是指負載阻抗和勵磁源內部阻抗相互適應以獲得最大功率輸出的工作狀態。 為了防止高速PCB佈線過程中的訊號反射，要求電路的阻抗為50Ω）。 這是一個近似數位。通常，規定同軸電纜的基帶為50Ω，頻帶為75Ω，雙絞線為100Ω。 為了便於匹配，它只是一個整數。 根據具體電路分析，採用並聯交流終端，終端阻抗採用電阻電容網絡。 終端電阻R必須小於或等於傳輸線阻抗Z0，電容C必須大於100 pF。 建議使用0.1UF多層陶瓷電容器。 電容器具有阻斷低頻和傳遞高頻的功能，囙此電阻R不是驅動源的直流負載，囙此這種端接方法沒有任何直流功耗。

“串擾”是指當訊號在傳輸線上傳播時，電磁耦合會在相鄰傳輸線上造成不期望的電壓雜訊干擾。 耦合分為電容耦合和電感耦合。 過多的串擾可能會導致電路錯誤觸發，並導致系統無法正常工作。 根據串擾的一些特點，可以總結出幾種减少串擾的主要方法：

（1）新增線間距，减少平行長度，必要時使用點動佈線。

（2）當高速訊號線滿足條件時，添加終端匹配可以减少或消除反射，從而减少串擾。

（3）對於微帶傳輸線和帶狀傳輸線，將跡線高度限制在地平面範圍內可以顯著减少串擾。

（4）在佈線空間允許的情况下，在串擾較嚴重的兩根導線之間插入地線，可以起到隔離作用，减少串擾。

利用差分線路傳輸數位信號是控制高速數位電路中破壞信號完整性因素的有效措施. PCB複製板上的差分線相當於在准TEM模式下工作的差分微波集成傳輸線對. 其中, PCB頂部或底部的差分線等效於耦合微帶線, 位於 多層PCB. 差動線相當於一條寬邊耦合帶狀線. 數位信號以奇數模式傳輸模式在差分線上傳輸, 那就是, 正負訊號之間的相位差為180°, 雜訊以共模耦合在一對差分線中. 减去電路的電壓或電流, 從而獲得訊號，消除共模雜訊. 差分線對的低壓幅度或電流驅動輸出滿足高速集成和低功耗的要求.