PCB 기술 - 자신의 PCB 디자인 관리자를 작성하는 방법

PCB 설계에는 설계 규칙 검사기(DRC)의 시스템 방법이 사용됩니다.PCB 원리도 도구에서 PCB 설계를 캡처한 후에는 설계 규칙 위반을 찾기 위해 DRC를 실행해야 합니다.백엔드 프로세스가 시작되기 전에 완료해야 합니다.일반적으로 원리도 도구의 공급업체는 DRC를 제공하며 대부분의 설계자는 이를 사용합니다.

그러나 공급업체 도구는 일반적이며 특정 고유한 요구 사항을 처리하기에 항상 충분하지 않을 수 있습니다.DRC에 새로운 기능을 추가하기 위한 요청은 공급업체에 보낼 수 있지만 특히 이 작업을 여러 번 수행해야 하는 경우 비용과 시간이 소요됩니다.다행히도 대부분의 도구 공급업체는 사용하기 쉬운 메커니즘을 제공하므로 고유한 요구 사항을 충족하기 위해 자체 DRC를 작성할 수 있습니다.불행히도, 이 강력한 도구는 널리 인정받거나 사용되지 않았습니다.

DRC는 각 기호, 각 핀 및 각 네트워크를 포함하여 PCB 설계의 전체 다이어그램을 통과해야 하므로 필요한 경우 각 속성에 대해 무제한의 유용한 "부제품"을 생성할 수 있습니다.섹션 4.0에서 설명한 바와 같이 설계 규칙을 위반하는 사소한 행동을 잘 표시할 수 있습니다.예를 들어, 부산물 파일에는 설계의 모든 디커플링 커패시터가 포함될 수 있습니다.만약 이 숫자가 예상보다 훨씬 작거나 크다면, 이것은 가능한 전력선 dv/dt 문제의 붉은 깃발을 촉발할 수 있다[1].이러한 부산물 파일은 매우 필요할 수 있지만 상업용 DRC에 의해 생성되지 않습니다.

이 DRC의 또 다른 장점은 설계 규칙에 영향을 주는 새로운 속성과 같은 새로운 설계 특성에 맞게 쉽고 빠르게 업데이트할 수 있다는 것입니다.또한, 일단 당신이 이 분야에서 충분한 경험을 얻게 되면, 많은 다른 가능성이 나타날 것이다.

예를 들어, 자체 DRC를 작성할 수 있다면 당연히 자체 BOM 생성 도구를 작성할 수 있습니다. 이 도구는 원리도 데이터베이스의"추가 하드웨어"(콘센트, 히트싱크 또는 나사) 에 속하지 않는 일부 고유한 요구 사항을 더 잘 처리할 수 있습니다.또는 Verilog netlister를 직접 작성할 수 있습니다. Verilog 모델이나 특정 고유한 어셈블리의 타이밍 파일을 어디서 얻을 수 있는지 등 설계 환경에 적합한 유연성을 제공합니다.실제로 DRC는 설계 원리도를 스트리밍할 때 필요한 모든 정보를 수집하여 시뮬레이션용 Verilog 네트워크 테이블 및/또는 PCB 제조용 BOM을 출력할 수 있습니다.

일부 프로그래밍 코드를 제공하지 않으면 이러한 주제에 대해 토론하기 어렵습니다.이를 위해 원리도 캡처 도구를 예로 들 필요가 있습니다.이 문서에서는 PADS Designer 제품군의 일부인 Mentor Graphics의 ViewDraw를 사용합니다.또한 ViewDraw 데이터베이스에 액세스하기 위해 호출할 수 있는 C 루틴 라이브러리인 ViewBase를 사용합니다.ViewBase를 사용하면 C/C++[2][3]에서 ViewDraw의 완전하고 유용한 DRC를 쉽게 작성할 수 있습니다.여기에서 다루는 원리는 다른 PCB 원리도 도구에 적용됩니다.

원리도 데이터베이스 외에도 DRC는 전원 평면에 자동으로 연결된 올바른 전원 네트워크 이름과 같은 특정 상황을 처리하는 방법을 알려주는 입력 파일이 필요합니다.예를 들어, 전원 네트워크 이름이 power인 경우 ViewDraw의 PCBfwd와 같은 백엔드 패키지 유틸리티를 통해 전원 평면에 자동으로 연결됩니다.다음은 이러한 입력 파일의 목록입니다.이러한 파일은 DRC가 런타임 시 자동으로 찾아서 읽고 내부에 정보를 저장할 수 있도록 고정된 글로벌 위치에 배치되어야 합니다.

POWER 신호의 모든 유효한 네트워크 이름(예: VCC, V3_3P, VDD)을 포함하는 legal_pwr_net_name이라는 파일을 만들 수 있습니다.일부 PCB 레이아웃/케이블 연결 도구에는 문자 대 / 소문자가 중요할 수 있으며 일반적으로 VCC는 VCC 또는 VCC와 다릅니다.VCC는 5.0V 전원 공급 장치, V3_3P는 3.3V 전원 공급 장치가 될 수 있습니다.

legal_pwr-net_name은 백엔드 패키징 유틸리티의 구성 파일에 일반적으로 올바른 전원 / 지상 네트워크 이름 목록이 포함되어 있어야 하므로 옵션입니다.Cadence Design Systems의 Allegro가 배치/레이아웃 도구인 경우 PCBfwd의 파일 이름은 Allegro.cfg이며 다음 항목을 포함해야 합니다.

접지 VSS CGND 접지

전원 공급 장치 VCC VDD VEE V3_3P V2_5P+5V+12V

DRC가 legal_pwr_net_name 대신 allegro.cfg를 직접 읽을 수 있다면 더 나을 수 있습니다(오류가 도입될 가능성은 더 적습니다).

일반적으로 전원 / 접지 핀은 컴포넌트 기호에 나타나지 않습니다.대신, 기호에는 전원 또는 접지를 지정하고 연결할 네트워크 이름을 지정하는 속성(SIGNAL이라고 할 수 있음)이 있습니다.

신호 = VCC: 10

신호 = 접지: 20

DRC는 이 속성을 읽고 네트워크 이름이 legal_pwr_net_name 파일의 이름인지 확인할 수 있습니다.그렇지 않으면 전원 핀이 전원 평면에 연결되지 않습니다. 이것은 매우 심각한 오류입니다.

일부 기호에는 전원 / 접지 핀이 있어야 합니다. 일반 전원 / 접지에 연결되어 있지 않기 때문입니다.예를 들어, ECL 부품의 VCC 핀은 VCC 또는 접지에 연결할 수 있습니다.VEE 핀은 접지 또는 -5.0V 평면에 연결할 수 있습니다.또한 전원 / 접지 핀은 전원 / 접지에 들어가기 전에 필터에 먼저 연결할 수 있습니다.

이 핀과 필터 사이의 네트워크에는 이름이 있을 수 있으며 DRC는 이 정보를 확인할 수 없습니다.DRC는 오류로 보고할 수 있으며 사용자가 필터링하거나 legal_pwr_net_name 파일에만 네트워크 이름을 추가하도록 설계되었습니다.legal_pwr_net_name과 같은 파일이 필요한 이유 중 하나입니다.마지막으로, DRC는 legal_pwr_net_name:1) 을 읽고 업텐딩 저항기를 찾습니다. 2) PCB 설계에서 POWER 네트워크 이름의 문자 대 / 소문자를 확인하고, 3) 사용하지 않은 모든 POWER에 직접 연결된 핀을 감지합니다.