PCB 기술 - PCB 보드 설계를 통한 SSO 감소

다음은 FPGA가 장착된 인쇄회로기판의 SSO 생성 메커니즘을 기반으로 SSO를 줄이는 두 가지 기본 설계 방법을 설명한다.

1. 전감 결합을 줄이는 설계 방법

시뮬레이션 결과 칩 패키지/PCB 인터페이스의 전기 감지 결합이 SSO 파형에서 고주파 스파이크를 유발하는 주범이라는 것을 알 수 있다.t*d 크기의 신호 루프는 신호 오버홀과 가장 가까운 접지 오버홀을 라우팅합니다.회로의 크기는 센싱 결합의 강도를 나타냅니다.I/O 간섭 루프의 면적이 클수록 생성된 자기장이 인접한 간섭 루프에 쉽게 침입할 수 있습니다.간섭되는 I/O 신호 루프의 크기가 클수록 다른 I/O 루프의 간섭에 취약합니다.따라서 직렬 교란과 매개변수 t를 줄이기 위해 설계에서 더 얇은 PCB를 사용해야 하며 PCB의 핵심 I/O는 더 얕은 신호층에서 끌어내야 한다.이와 동시에 설계자는 I/O 오버홀과 접지 오버홀 사이의 거리를 단축하여 직렬 교란을 줄일 수 있습니다.설계자는 I/O 용접 디스크 쌍을 접지 평면과 VCCIO 평면에 연결하여 간섭 핀과 간섭 핀의 신호 루프 면적을 줄입니다.

이 방법의 유효성을 평가하기 위해 FPGA I/O Bank1과 Bank2에서 두 차례 측정했다.이 두 그룹의 모든 I/O 포트는 LVTTL 2.5V 인터페이스로 구성되어 있으며 전류 강도는 12mA이며 50섬 밴드라인을 통해 10pF 콘덴서 끝과 연결됩니다.

Bank1에서 핀 AF30은 방해되는 핀입니다.FPGA 설계에서 W24, W29, AC25, AC32, AE31 및 AH31의 6개의 핀은 논리"0"으로 프로그래밍되고 구멍을 통해 PCB의 접지 평면에 연결됩니다.다섯 개의 핀 U28, AA24, AA26, AE28 및 AE30은 논리적 "1"로 프로그래밍되고 PCB의 VCCIO 평면에 연결됩니다.다른 68개의 I/O 포트는 10MHz 주파수에서 동시에 상태가 변하기 때문에 간섭을 유발하는 핀입니다.이에 비해 I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 및 AE30은 Bank2의 접지 또는 VCCIO 핀으로 프로그래밍되지 않았지만 사용되지 않았습니다.나머지 68개의 I/O는 여전히 동시에 켜져 있고 꺼져 있습니다.

실험 테스트에 따르면 1열의 AF30은 2열의 G30에 비해 지상 점프가 17% 감소했고, 일시적인 전력 강하도 13% 감소했다.시뮬레이션 결과도 이러한 개선을 검증했다.프로그래밍 가능한 접지 핀의 출현으로 간섭 회로와 간섭 회로 사이의 거리 d가 단축되었기 때문에 SSO의 감소를 예상할 수 있다.그러나 칩 패키지의 신호 루프 면적을 줄일 수 없기 때문에 개선 정도도 제한됩니다.

2. 합리적인 설계로 PDN 임피던스 감소

VCCIO와 PCB 인터페이스 접지 핀 사이의 임피던스는 FPGA 칩의 PDN 성능을 평가하는 가장 중요한 기준입니다.이 입력 임피던스는 효과적인 디커플링 정책을 사용하고 더 얇은 전원 / 접지 평면을 사용하여 줄일 수 있습니다.그러나 가장 효과적인 방법은 VCCIO 용접구를 VCCIO 평면에 연결하는 전원 공급 장치의 오버홀 길이를 줄이는 것입니다.또한 전원 공급 장치 오버홀을 줄이면 해당 및 인접 접지 오버홀에 의해 형성되는 루프가 줄어들어 I/O 루프 상태 변화에 쉽게 영향을 받지 않습니다.따라서 설계 과정에서 VCCIO 평면은 PCB의 최상위 레벨에 더 가깝게 배치되어야 합니다.

본문 요약

이 글은 FPGA를 이용하여 PCB의 동기식 스위치 소음에 대해 전면적인 모의 분석을 진행하였다.분석 결과 패키징과 PCB 인터페이스의 간섭과 패키징과 PCB의 PDN 임피던스 분포가 SSO의 두 가지 중요한 원인임을 알 수 있습니다.

관련 모델은 PCB 설계자가 SSO를 줄이고 더 나은 PCB 설계를 구현할 수 있도록 도와줍니다.SSO를 줄이는 몇 가지 방법도 소개했다.그 중 신호층을 합리적으로 분배하고 프로그래밍 가능한 접지/전원 핀을 충분히 사용하면 PCB급 센싱 인터럽트를 낮추는 데 도움이 되며, VCCIO를 PCB 스택의 얕은 위치에 배치하면 PDN 임피던스도 줄일 수 있다.