PCB 뉴스 - 고해상도 ADC용 PCB 보드 레이아웃

고속 ADC(아날로그/디지털 변환기)는 질량 분광기, 초음파, 레이저 레이더/레이더, 통신 트랜시버 모듈 등 다양한 응용 분야의 핵심 아날로그 처리 부품이다.애플리케이션이 시간대 기반이든 주파수 기반이든 ADC의 최고 동적 성능이 필요합니다.더 빠르고 해상도가 높은 ADC는 초음파 시스템으로 하여금 더 상세한 이미지를 얻을 수 있게 하고 통신 시스템으로 하여금 더 높은 데이터 처리 능력을 가지게 한다.

14비트 이상의 해상도 ADC의 샘플링 비율이 100M 샘플링 범위로 높아짐에 따라 시스템 설계자는 시계 설계, 할당 및 보드 레이아웃에 대한 전문가가되어야합니다.

본고는 시스템 설계 중의 일부 관건적인 문제, 특히 인쇄회로기판 접지와 전원 평면 배선 기술을 소개하였다.현대 ADC는 현대적인 판 설계를 필요로 한다.정확한 클럭 소스나 정교하게 설계된 보드 레이아웃이 없으면 고성능 동글은 성능 지표에 도달할 수 없습니다.

단일 중주파 외차 수신기 구조와 첨단 전력 증폭기 선형화 알고리즘은 ADC 성능에 대한 요구를 제기했다.이 시스템은 동글의 고유 디더링 성능을 1/2PS 이하로 밀어낸다. 마찬가지로 테스트 기기 엔지니어는 광대역에서 매우 낮은 소음 성능을 가져야 첨단 스펙트럼 분석기를 개발할 수 있다.

따라서 고속 데이터 변환 시스템에서 가장 중요한 하위 회로는 클럭 소스입니다.이는 클럭 신호의 타이밍 정밀도가 ADC의 동적 성능에 직접적인 영향을 미치기 때문입니다.

이러한 영향을 최소화하려면 ADC 클럭 소스에 타이밍 디더링 또는 위상 노이즈가 매우 낮아야 합니다.시계 회로를 선택할 때 이 요소를 고려하지 않으면 시스템의 동적 성능이 좋지 않을 것이다.이는 프런트엔드 아날로그 입력 회로의 품질이나 동글의 고유한 디더링 성능과는 관련이 없습니다.정확한 시계는 항상 정확한 간격으로 에지 변환을 제공합니다.

사실 시계 가장자리는 연속적으로 변화하는 시간 간격으로 도착한다.따라서 이 시퀀스의 불확실성은 데이터 변환 과정을 통해 샘플링 파형의 신호 잡음비를 종합적으로 평가할 수 있다.

최대 클럭 디더링은 Tj(rms)=(VIN(p-p)/VINFSR)*(1/(2(N+1)*Í*fin) 입력 전압(VIN)이 ADC의 전체 범위(VIFSR)와 같으면 디더링은 ADC 해상도(N비트)와 샘플링 입력 주파수(fin)의 인자가 되어야 합니다.총 디더링 요구 사항은 70MHz 입력 주파수의 경우 Tj(rms)=1*(1/215Í*70*106))Tj(rms)=140fs

많은 시스템이 백플레인이나 다른 연결을 통해 참조 클럭을 할당하기 때문에 신호 품질이 저하되므로 일반적으로 ADC의 타이밍 소스로 로컬 발진기(저위상 노이즈가 있는 VCXD)를 사용합니다.그림 1은 NS의 LMX2531 클럭 작성을 사용하여 타이밍 생성을 수행하는 것을 보여줍니다.타이밍 발생기에 연결된 LMX2531은 100초 미만의 디더링 성능으로 프로그래밍 가능한 주파수 분할기 합성기에 의해 출력됩니다.

다음은 고해상도 ADC의 PCB 보드 레이아웃에 대한 설명입니다.Ipcb는 PCB 제조업체 및 PCB 제조 기술에도 제공됩니다.