PCB 뉴스 - DDR2 DDR3 PCB 레이아웃 규칙

한 네티즌은 DDR 데이터 케이블은 DQS 잠금 장치이기 때문에 길이가 같아야 한다고 말했다.주소선과 제어선은 시계에 의해 잠겨 있기 때문에 시계와 일정한 긴 관계를 유지해야 한다.일반적으로 길이가 같으면 문제가 없다.임피던스 측면에서 일반적으로 DDR은 60옴, DDR2는 50옴이 필요합니다.임피던스의 불연속성을 피하기 위해 흔적선에 구멍을 뚫지 마라.직렬 교란 방면에서 선 간격이 넓어지고 1층 신호가 계층화되기만 하면 문제가 없다.DDR2의 결과를 시뮬레이션한 네티즌도 있다. 시계에서 회선 길이까지의 오차는 0.5mm 미만이다.최대 길이는 57mm 미만입니다.시계선과 상대 주소선 사이의 길이 차이는 10mm보다 작습니다.

짜오테크놀로지는 PCB 보드의 칩을 사용하든 DIMM 막대를 사용하든 DDR과 DDRx(DDR2, DDR4 등 포함)는 상대적으로 전통적인 동기화 SDRAM과 읽기와 쓰기가 어렵다고 밝혔다. 주로 세 가지 어려움이 있다. 첫째, 시계열이다.DDR은 이중 에지 트리거를 사용하기 때문에 일반적인 클럭 단일 에지 동기화 회로와 타이밍 계산에서 큰 차이가 있습니다.DDR의 이중 가장자리가 트리거되는 이유는 칩 내부의 시계가 배가되기 때문이다.데이터 주소 속도가 외부 시계와 동일해 보입니다.DDR은 일련의 신호의 작은 위상차 편향을 판단할 수 있도록 그룹 동기화를 사용하여 데이터 DQ 신호의 DQS 신호를 트리거합니다. 따라서 DDR에 필요한 타이밍 동기화는 일반 데이터와 시계 사이가 아니라 DQ와 DQS 사이입니다.또한 최대 및 최소 비행 시간 Tflight를 테스트할 때 테스트를 통과한 레벨 Vmeas의 신호 가장자리와 낮은 판정 임계값 Vinl 및 높은 임계값 Vinh 사이에서 일반 신호를 계산합니다.충분한 설정 시간과 유지 시간을 확보하기 위해 비행 시간을 제어하는 것은 신호 자체의 속도를 고려하지 않는다.DDR의 낮은 레벨 때문에 중간 레벨 Vref만 테스트 레벨로 사용됩니다.설정 시간과 유지 시간을 계산할 때는 신호 변화 속도 변환률을 고려해야 하며 설정 시간과 유지 시간을 계산할 때 추가 부가가치를 추가해야 합니다.변환 속도에 대한 보상입니다.이 보상값은 DDR 특수 사양 또는 칩 데이터에 도입되었습니다.둘째, 일치합니다.DRR은 SSTL 레벨을 사용합니다.이런 특수한 버퍼는 상단 당김을 제공하기 위해 외부 회로가 필요하다.이 값은 30-50 옴이며 레벨 VTT는 높은 레벨의 절반입니다.이 상단 당김은 완충 작업에 직류 전류를 제공하기 때문에 전류가 매우 크다. 또한 반사를 억제하기 위해서는 전송선 임피던스 정합과 직렬 임피던스 정합이 필요하다.이렇게 한 결과 DDR 데이터 신호에서 각 끝마다 10-22옴의 직렬 저항이 있고 위로 당기면 DDR 끝에 가깝습니다.주소 신호의 경우 직렬 저항이 송신단에 연결되고 DDR단에 위로 당겨집니다.셋째, 권력의 완전성이다.DDR의 작은 레벨 진동 (예: SSTL2는 2.5V, SSTL1은 1.8V) 때문에 높은 참조 전압 안정성, 특히 Vref 및 VTT가 필요합니다.내부 아날로그 자물쇠 링은 일반적으로 DDR 클럭을 제공하는 칩에 사용됩니다.참조 전원 요구 사항은 매우 높습니다.VTT는 큰 전류를 제공하기 때문에 전원 임피던스가 충분히 낮고 전원 공급 장치의 유도 감각이 충분히 작아야 합니다.또한 DDR 동기화 작업 신호가 많고, 속도가 빠르며, 동기화 스위치 소음이 크고, 전력 분포가 합리적이며, 전력 공급이 양호하며, 결합 회로는 매우 필요하다.CLK의 길이는 X와 동일하며 가장 긴 길이와 가장 짧은 길이의 차이는 25mils를 초과하지 않습니다.

2. DQS의 길이는 Y이고 Y는 CLK에 비해 [X-1500, X 1500mils] 범위에 있어야 한다.

3. DM과 DATA의 길이는 Z이고 각 그룹의 DQS에 비해 Z는 [Y-25, Y 25mils] 구간에 있어야 한다.

4. A/C 신호(제어 및 명령 신호)의 길이는 K이고 CLK에 비해 K는 [X-1500, X 2000mils]의 범위에 있어야 한다.

5. 임피던스 제어: DQ DQS DM control COMMAND CLK 임피던스는 55옴-15% 1입니다.ARM 시스템의 스토리지는 일반적으로 32비트 또는 16비트이며 일반적으로 하나 또는 두 개의 메모리 칩으로 구성됩니다.데이터 케이블은 한 그룹, 두 그룹 또는 네 그룹으로 나눌 수 있습니다.한 그룹의 구분: DATA0-31, DQS0-3, DQM0-3은 한 그룹입니다.DATA0-15, DQS0-1, DQM0-1은 한 그룹, DATA16-31, DQS2-3, DQM2-3은 한 그룹으로 나뉜다.네 그룹은 DATA0-7, DQS0, DQM0이 한 그룹이고 DATA8-15, DQS1, DQM1이 한 그룹이며 DATA16-23, DQS2, DQM2가 한 그룹입니다. DATA23-32, DQS3, DQM3이 한 그룹입니다.칩 수와 케이블 연결 밀도에 따라 여러 그룹으로 나뉩니다.경로설정할 때 동일한 신호선 세트가 동일한 레이어에 있어야 합니다.나머지는 클럭 신호, 주소 신호 및 기타 제어 신호입니다.이 신호선들은 한 세트이다.이 신호선 세트는 가능한 한 동일한 레이어에 2를 경로설정해야 합니다.등거리 일치.DDR의 DATA0-31, DQS0-3, DQM0-3은 한 그룹, 두 그룹 또는 네 그룹으로 나뉘어 있는 것과 동일한 길이로 일치합니다.오차는 25mil로 조절한다.그것은 주소선보다 길지만 짧을 수는 없습니다. b. 시계 신호, 주소 신호 및 기타 제어 신호는 모두 길이가 같으며 오차는 50mil로 제어됩니다.또한 DDR 클럭의 경우 차선의 요구사항에 따라 라우팅해야 합니다.두 시계선의 길이는 오차의 2.5밀이 이내로 조절해야 하며 비결합 길이는 최소화해야 한다.시계선은 주소선과 기타 신호선보다 20-50밀리 길이가 될 수 있다.간격 간격의 제어는 저항 요구와 흔적선 밀도를 고려해야 한다.일반적인 간격 원칙은 1W 또는 3W입니다.케이블 연결 공간이 충분하면 데이터 케이블을 3W 거리로 경로설정할 수 있어 많은 직렬 교란을 줄일 수 있습니다.작동하지 않으면 최소 1W의 간격을 보장해야 합니다.또한 데이터 케이블과 다른 신호 케이블 사이의 거리는 더 클 수 있으면 더 좋아야 합니다.시계와 다른 신호선 사이의 거리는 적어도 3W를 유지하고 가능한 한 커야 합니다.권선 간격도 1W와 3W 원리를 사용할 수 있으며 먼저 3W 원리를 사용해야 한다.

이상 DDR2 DDR3 PCB 레이아웃 규칙에 대한 설명입니다. Ipcb는 PCB 제조업체와 PCB 제조 기술도 제공합니다.