정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
선진적인 공예를 제외하고 선진적인 포장은 이미 무어의 법칙을 이어가는 관건적인 기술로 되였다.최근 몇 년 동안 2.5D, 3D, 작은 칩 등의 기술은 반도체 업계의 화제가 되었다.과연, 선진적인 포장은 어떻게 무어의 법칙을 이어가는 데 관건적인 역할을 발휘합니까?2.5D, 3D 및 작은 칩과 같은 패키징 기술의 특징은 무엇입니까?
인공지능 (AI), 커넥티드카, 5G 등 응용이 이미 나타났는데 그들은 모두 고속계산, 고속전송, 저지연과 저에너지소모를 갖춘 선진기능칩을 사용해야 한다.그러나 컴퓨팅에 대한 수요가 배로 증가함에 따라 무어의 법칙을 어떻게 이어갈지는 반도체 업계에 도전이다.
칩의 미세 척도가 점점 더 어려워짐에 따라 이기종 통합이 생겨났다.
다시 말해서, 반도체 첨단 공정은 7nm, 5nm, 3nm, 2nm로 발전하고 있다.따라서 트랜지스터 크기는 원자의 물리적 체적 한계에 근접하고 있습니다.전자 및 물리적 제한으로 인해 고급 프로세스의 축소와 업그레이드가 점점 어려워지고 있습니다.
따라서 반도체 업계는 첨단 공정을 계속 개발하는 것 외에도 칩의 소형화와 효율성을 유지하기 위한 다른 방법을 찾고 있다.칩의 레이아웃 설계는 무어의 법칙을 이어가는 새로운 솔루션이 되었고, 이기종 통합 설계 아키텍처 시스템 (HIDAS) 의 개념이 생겨나 IC 칩의 혁신 동력이 되었다.
이기종 통합이란 넓은 의미에서 패키지, 3D 스택 등 기술을 통해 메모리 + 논리 칩, 광전 + 전자 소자 등 두 가지 다른 칩을 하나로 통합하는 것을 말한다.다른 공정과 다른 성능을 가진 두 칩의 통합을 이기종 통합이라고 할 수 있다.
응용시장이 더욱 다양해지고 매 제품의 원가, 성능과 목표군체가 다름에 따라 필요한 이기종 집적기술도 다름에 따라 시장의 초점추세가 점차 나타나고있다.따라서 IC 파운드리, 제조업, 반도체 장비 업계는 모두 이기종 통합 개발에 투입되었다. 2.5D, 3D 패키지, 작은 칩 등 유행하는 패키지 기술은 모두 춘순 후의 죽순과 같은 이기종 통합의 이념에 기초한 것이다.
2.5D 패키지는 칩 생산 비용을 효과적으로 절감
과거에는 칩을 통합하기 위해 PiP (패키지에서 패키지), PoP (패키지에서 패키지) 패키지와 같은 시스템 레벨 패키지 (SiP) 기술을 사용하는 경우가 많았다.그러나 스마트폰, AIoT 등의 응용으로서 더 높은 성능뿐만 아니라 작은 크기, 낮은 전력 소비량을 유지해야 한다. 이런 상황에서 우리는 부피를 줄이기 위해 더 많은 칩을 쌓을 수 있는 방법을 찾아야 한다. 따라서 현재의 패키징 기술은 기존의 SiP 외에도 3차원 패키징 기술로 발전하고 있다.
간단히 말해서, 3D 패키지는 이전의 플라스틱"선 캐리어"를 사용하는 대신 실리콘 웨이퍼로 직접 만든 실리콘 중개층 (실리콘 중개층) 을 사용하고 다른 기능을 가진 몇 개의 칩을 더 효율적인 칩으로 직접 패키지하는 것을 의미합니다.다시 말해서, 실리콘에 실리콘 칩을 추가하여 공정 비용과 물리적 제한을 증가시키는 방식으로 무어의 법칙이 활력을 유지하도록 한다.
입체 패키지는 2.5D와 3D 패키지에 더 익숙합니다. 여기서 우리는 2.5D 패키지부터 시작합니다.2.5D 패키지란 프로세서, 메모리 또는 기타 칩을 실리콘 중개층 (Silicon Interposer) 에 배열하여 마이크로 볼록 블록 연결을 통해 실리콘 중개층 내의 금속선이 서로 다른 칩의 전자 신호를 연결할 수 있도록 하는 것이 주요 개념이다.그런 다음 TSV를 사용하여 금속 볼록 블록을 연결하고 와이어보드를 사용하여 외부 금속 볼을 연결하여 칩, 칩 및 패키징 기판 간의 더 긴밀한 상호 연결을 실현합니다.
2.5D와 3D 패키지는 유행하는 입체 패키지 기술이다.(출처: ANSYS)
현재 잘 알려진 2.5D 패키징 기술은 TSMC의 CoWoS에 불과하다.CoWoS 기술은 프로세서, 메모리 등과 같은 반도체 칩을 실리콘 중간층에 올린 다음 웨이퍼 상 칩 (CoW) 의 패키징 공정을 통해 그것들을 최종 기판에 연결하는 개념이다.즉, 칩은 먼저 웨이퍼 상 칩 (CoW) 의 패키징 공정을 통해 실리콘 칩에 연결된 다음 CoW 칩을 기판에 연결하고 CoWoS에 통합합니다.이러한 패키징 모드를 사용하면 여러 칩을 함께 패키징하고 실리콘 중개층을 통해 상호 연결하여 패키징의 부피가 작고 전력 소비량이 낮으며 발을 덜 끌어들이는 효과를 실현할 수 있다.
TSMC CoWos 패키징 기술 개념.(출처: TSMC)
CoWos 외에도 웨이퍼 레벨 패키징은 2.5D 패키징 방법으로 분류할 수 있습니다.웨이퍼 레벨 패키징의 원리는 필요한 회로를 나체 반도체의 끝에서 재분포층으로 당겨 패키징을 형성하는 것이다.따라서 적재판, 전선, 볼록 블록을 밀봉할 필요가 없으며 이는 생산 비용을 30% 절감하고 칩을 더 얇게 만들 수 있습니다.동시에 칩 면적은 크게 줄일 수 있습니다.또한 비용이 많이 드는 실리콘 천공을 대체하여 패키징 기술을 통해 다양한 구성 요소를 통합할 수 있습니다.
물론 입체 포장 기술은 2.5D뿐만 아니라 3D 포장도 있다.그렇다면 둘 사이의 차이점은 무엇이며 반도체 업계는 3D 패키지를 채택하고 있습니까?
2.5D 패키징에 비해 3D 패키징은 칩에 트랜지스터(CMOS) 구조를 만들고 실리콘 천공을 사용하여 상하의 다른 칩의 전자 신호를 연결함으로써 메모리나 다른 칩을 직접 수직으로 스택할 수 있는 작동 원리이다
3D 패키지는 칩의 직접 스택입니다.(출처: 인텔)
TSMC와 인텔, 3D 패키징 기술 적극 개발
인텔(INTC)과 대만반도체(TSMC)는 각각 3D 패키징 기술을 보유하고 있다.인텔은 이기종 스택 로직을 사용하여 작업을 처리하고 각 로직 칩을 함께 스택할 수 있는 "Foveros"3D 패키징 기술을 사용하고 있습니다.이는 칩 스택이 전통적인 무원 실리콘 매체와 스택 메모리에서 cpu, 그래픽, AI 프로세서 등 고효율 논리 제품으로 확장된 것은 이번이 처음이라는 것을 의미한다.과거에는 스택이 메모리에만 사용되었지만 이제는 이기종 스택이 메모리와 컴퓨팅 칩의 서로 다른 조합에 사용됩니다.
또한 인텔은 co-EMIB, ODI, MDIO 등 세 가지 신기술을 개발하고 있다.Co-emib은 더 높은 컴퓨팅 성능과 기능을 연결하고 둘 이상의 Foveros 구성 요소를 상호 연결할 수 있습니다.설계자는 또한 매우 높은 대역폭과 매우 낮은 전력 소비량으로 에뮬레이터, 메모리 및 기타 모듈을 연결할 수 있습니다.ODI 기술은 중소형 칩 간의 전방향 상호 연결 통신에 더 큰 유연성을 제공합니다.상단 칩은 EMIB 기술 등 다른 작은 칩과 통신하거나 포베로스 기술 등 실리콘 통공(TSV)을 통해 하단의 하단 나체 칩과 수직으로 통신할 수 있다.
Intel Foveros 기술 개념(출처: 인텔)
이 기술은 또한 대형 수직 구멍을 사용하여 패키징 기판에서 상단 나체로 직접 전력을 공급합니다.이러한 큰 구멍은 기존의 실리콘 구멍보다 훨씬 크며 더 안정적인 전력 전송과 더 낮은 저항을 제공합니다.또한 스택을 통해 대역폭 및 지연 시간이 줄어듭니다.이 방법은 기초 칩에 필요한 실리콘 통공의 수를 줄이고 유원 부품에 더 많은 면적을 비우고 나체 크기를 최적화합니다.
한편, TSMC는'3D 멀티칩 및 시스템 통합 칩'(SoIC) 통합 솔루션을 제안하고 있다.시스템 통합 슬라이스의 솔루션은 서로 다른 크기, 공정 기술 및 재료의 알려진 양호한 나체 결정을 직접 겹칩니다.
TSMC는 이 시스템의 통합 칩의 볼록 블록 밀도와 속도가 마이크로 볼록 블록을 사용하는 기존 3D 집적 회로 솔루션의 몇 배이며 전력 소비량을 크게 낮춘다고 지적했다.또한 시스템 통합 칩은 패키지화하기 전에 두 개 이상의 나체 결정체를 연결하는 사전 처리 통합 솔루션입니다.따라서 시스템 통합 칩셋은 이 회사의 InFO 또는 CoWoS 백엔드의 첨단 패키징 기술을 이용하여 다른 칩을 더욱 통합하여 강력한"3D * 3D"시스템급 솔루션을 만들 수 있다.
또한 TSMC는 빠르게 성장하는 3DIC 시스템 통합 솔루션을 모아 더 큰 유연성을 제공하고 강력한 블록버스터 상호 연결을 갖춘 강력한 시스템을 만드는 3DFabric을 선보였다.3DFabric은 서로 다른 전면 칩 스택과 후면 칩 패키지 옵션을 가지고 있어 고객이 여러 개의 논리 칩을 함께 연결할 수 있도록 도와준다. 심지어 직렬 고주파 와이드 메모리 (HBM) 나 아날로그, 입력/출력 및 무선 주파수 모듈과 같은 이기종 소형 칩도 연결할 수 있다.3DFabric은 앞뒤 3D 솔루션을 결합하고 트랜지스터 미니어처를 보완하여 시스템 성능과 기능을 지속적으로 향상시키고 크기와 외관을 줄이며 제품 출시 시간을 단축합니다.
2.5D와 3D를 도입한 후 Chiplets는 반도체 업계의 최신 첨단 패키징 기술 중 하나입니다.마지막으로 Chiplets의 기능과 장점을 간략하게 소개합니다.
Chiplets를 사용하면 세 가지 이점이 있습니다.첨단 공정의 비용이 매우 높기 때문에, 특히 아날로그 회로와 I/O는 점점 더 공정 기술의 발전에 따라 축소하기 어렵다.칩은 회로를 독립된 작은 칩으로 나누어 그것들의 기능, 공정 기술과 크기를 강화하고, 최종적으로 그것들을 하나로 집적하여 공정 소형화의 도전을 극복한다.또한 Chiplets는 기존의 성숙한 칩을 사용하여 개발 및 검증 비용을 절감할 수 있습니다.
현재 많은 반도체 제조업체들이 칩 방식으로 고성능 제품을 출시하고 있다.예를 들어, Intel의 Intel Stratix 10 GX 10m FPGA는 더 높은 구성 요소 밀도와 용량을 위해 칩으로 설계되었습니다.이 제품은 기존 Intel Stratix 10 FPGA 아키텍처와 Intel의 첨단 임베디드 다중 칩 상호 연결 브리지(emib) 기술을 기반으로 하며, emib 기술을 사용하여 두 개의 고밀도 Intel Stratix 10 GX FPGA 핵심 논리 칩과 해당 I/O 유닛을 통합했다.AMD의 2세대 epyc 시리즈 프로세서도 마찬가지입니다.1세대 칩이 메모리와 I/O를 결합해 14nm CPU를 만드는 방법과 달리 2세대는 I/O와 메모리를 하나의 칩으로 분리하고 7nm CPU를 8개의 칩으로 절단해 조합한다.
결론적으로, 과거에는 반도체 공정의 개선을 통해 칩 효율이 향상되었지만, 소자 크기가 물리적 한계에 근접함에 따라 칩 소형화는 점점 더 어려워지고 있다.작은 크기와 고효율의 칩 설계를 유지하기 위해 반도체 업계는 첨단 공정을 계속 개발할 뿐만 아니라 칩 구조를 개선하여 칩을 원래의 단층에서 다층 스택으로 전환시켰다.그러므로 선진적인 포장기술도 무어의 법칙을 개진하는 관건적인 추진력의 하나로 되여 반도체업종의 발전추세를 선도하고있다.
미래 지능 실험실의 주요 업무는 인공지능 시스템 아이큐 평가 체계를 구축하고 세계 인공지능 아이큐 평가를 전개하는 것을 포함한다;인터넷 (도시) 클라우드 두뇌 연구 계획을 실시하고, 인터넷 (도시) 클라우드 두뇌 기술과 기업 지도를 구축하여 기업, 업계 및 도시의 지능화 수준을 향상시키는 데 봉사한다.
