정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
이 문서에서는 IP를 사용하는 PCB 설계자를 중점적으로 소개하고 토폴로지 계획 및 라우팅 도구를 사용하여 IP를 지원하여 전체 PCB 설계를 신속하게 완료합니다.그림 1에서 볼 수 있듯이 설계 엔지니어는 소량의 필수 구성 요소를 배치하고 이러한 구성 요소 간의 핵심 상호 연결 경로를 계획하여 IP를 획득할 책임이 있습니다.
IP가 확보되면 IP 정보를 PCB 설계자에게 제공할 수 있으며 PCB 설계자는 나머지 설계를 완료합니다.PCB 설계자는 더 나아가 토폴로지 계획 및 라우팅 도구를 사용하여 IP가 전체 PCB 설계를 신속하게 완료할 수 있도록 지원합니다.이제 설계 엔지니어와 PCB 설계자 간의 상호 작용 및 반복 프로세스를 통해 올바른 설계 의도를 얻을 필요가 없습니다.설계 엔지니어는 이미 이러한 정보를 입수했으며 결과는 매우 정확하여 PCB 설계자에게 큰 도움이 됩니다.많은 디자인에서 디자인 엔지니어와 PCB 디자이너는 대화형 레이아웃과 배선을 해야 하는데, 이는 쌍방의 많은 귀중한 시간을 소모할 수 있다.과거의 경험에 비추어 볼 때 대화식 조작은 필요하지만 시간이 많이 걸리고 효율이 떨어진다.
설계 엔지니어가 제공하는 초기 시나리오는 부품 배율, 버스 폭 또는 핀 출력 프롬프트가 없는 수동 시트일 수 있습니다.
PCB 설계자가 설계에 참여하기 때문에 토폴로지 계획 기술을 사용하는 엔지니어는 일부 구성 요소의 레이아웃과 상호 연결을 얻을 수 있습니다.이 설계에는 다른 어셈블리의 레이아웃, 다른 IO 및 버스 구조의 집합 및 모든 상호 연결의 완료가 필요할 수도 있습니다.
PCB 설계자는 토폴로지 계획을 채택하고 배치의 PCB 배치 구성 요소와 상호 작용하여 최적의 배치와 상호 작용 계획을 실현하여 PCB 설계의 효율을 높여야 한다.중점 및 고밀도 영역 레이아웃이 완료되고 토폴로지 계획이 확보됨에 따라 레이아웃이 최종 토폴로지 계획보다 앞설 수 있습니다.따라서 일부 토폴로지 경로는 기존 레이아웃을 사용해야 할 수도 있습니다.우선 순위가 낮지만 연결이 필요합니다.따라서 일부 계획은 생산 부품의 배치를 중심으로 전개된다.
또한 이러한 수준의 계획에는 다른 신호에 필요한 우선 순위를 제공하기 위해 더 많은 세부 사항이 필요할 수 있습니다.특정 버스의 자동 라우팅 이전의 일부 장애물은 알고리즘에 다른 라우팅 계층의 옵션을 제공 할 수 있습니다.버스가 1층에서 긴밀한 선으로 구성되었기 때문에, 설계자는 전환 부분을 3층으로 계획하기 시작했으며, 세부 사항은"3"이며, 버스가 PCB를 통과하는 거리를 고려했다.레이어 3의 이 토폴로지 경로는 임피던스에 적응하기 위해 추가 공간이 필요하기 때문에 최상위보다 더 넓습니다.또한 레이어 변환의 정확한 위치 (17개의 구멍) 를 지정합니다.토폴로지 경로가 그림 3의 오른쪽에서 세부 정보 "4" 로 아래로 이동할 때 토폴로지 경로 연결과 각 구성 요소 핀에서 많은 단비트 T자형 연결 점을 그려야 합니다.PCB 설계자는 대부분의 연결을 레이어 3에 유지하고 다른 레이어를 통해 어셈블리 핀을 연결하도록 선택합니다.
따라서 기본 하네스에서 계층 4 (분홍색) 로의 연결을 나타내는 토폴로지 영역을 그리고 유닛 T 접점을 계층 2에 연결한 다음 다른 구멍을 사용하여 장치 핀에 연결합니다.토폴로지 경로는 계층 3에서 세부 정보 "5" 로 이동하여 소스 디바이스에 연결됩니다.이러한 연결은 소스 핀에서 소스 부품 아래의 드롭다운 저항기에 연결됩니다.
설계자는 다른 토폴로지 영역 사양을 사용하여 계층 3에서 계층 1로 연결합니다. 여기서 컴포넌트 핀은 활성 부품과 드롭다운 저항기입니다.이러한 수준의 세부 계획은 약 30초 이내에 완료할 수 있습니다.이 프로그램이 제공되면 PCB 설계자는 즉시 경로설정하거나 추가 토폴로지 계획을 작성한 다음 자동 경로설정을 통해 모든 토폴로지 계획을 완료할 수 있습니다.계획 완료에서 자동 경로설정 결과까지는 10초 미만이 소요됩니다.사실 이 속도는 중요하지 않다.실제로 설계자의 의도를 무시하면 자동 경로설정의 품질이 매우 떨어집니다. 이것은 완전히 시간 낭비입니다.고품질의 자동 경로설정을 수행하는 데 약 10초가 소요됩니다.토폴로지 계획의 추상적인 수준을 높여 전체 연결 시간을 크게 단축시켰다.상호 연결이 시작되기 전에 설계자는 밀도와 설계 완료의 잠재력에 대해 진정으로 명확하게 이해합니다.예를 들어, 설계에서 선을 이 점에 유지하는 이유는 무엇입니까?왜 계속 계획을 세우고 뒤에 줄을 추가하지 않습니까?완전한 토폴로지 구조는 언제 계획합니까?
위의 예를 고려한다면, 계획 추상화는 각 네트워크에 많은 세그먼트와 많은 구멍이 있는 17개의 독립 네트워크가 아닌 다른 계획과 함께 사용할 수 있습니다.공정변경서 (생태학, 프로젝트) 를 고려할 때 이 개념은 매우 중요하다.
다음 예제에서는 FPGA 핀 출력이 아직 완료되지 않았습니다.설계 엔지니어는 이 현실을 PCB 설계자에게 알렸지만, 진도 때문에 FPGA 핀 출력이 완료되기 전에 가능한 한 설계를 추진해야 한다.핀의 출력이 알려진 상황에서 PCB 설계자는 FPGA 공간을 계획하기 시작했으며 설계자는 계획을 완료하는 동시에 다른 장치에서 FPGA로 유도하는 것을 고려했습니다.IO는 원래 FPGA의 오른쪽에 위치할 예정이었으나 FPGA의 왼쪽에 위치하여 핀 출력이 원래 계획과 완전히 달라졌습니다.
PCB 설계자는 설계 초기에 토폴로지 계획 도구를 사용하거나 설계 엔지니어가 IP를 획득한 후에 사용할 수 있는데, 이는 누가 이러한 유연한 도구를 사용하여 설계 환경에 가장 잘 적응하느냐에 달려 있다.토폴로지 경로설정은 고품질의 PCB 경로설정 결과를 제공하기 위해 설계자의 계획이나 의도를 따를 뿐입니다.토폴로지 계획은 ECO에 직면할 때 별도의 연결 작업보다 훨씬 빠르기 때문에 토폴로지 경로설정 장치가 ECO를 더 빨리 채택하여 빠르고 정확한 결과를 제공할 수 있습니다.
