정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
1. PCB 전원 버스 설계 문제 해결
IC의 전원 핀 근처에는 적절한 콘덴서가 있으며 IC 출력 전압은 빠르게 도약 할 수 있습니다.그러나 문제는 여기서 멈추지 않을 것이다.콘덴서는 제한된 주파수 응답의 특성이기 때문에 콘덴서는 전체 주파수 대역 IC의 출력을 깨끗하게 구동하는 데 필요한 고조파 출력을 생산할 수 없다.또한 전원 버스에서 발생하는 순간적 전압이 디커플링 경로에서 압력 강하를 형성하는데, 이는 공통 모드 EMI 간섭의 주요 원인이다.이 문제들은 어떻게 해결해야 합니까?
외곽 IC의 출력층은 IC의 회로 기판과 비교할 때 분리 콘덴서에서 누출된 일부 에너지를 청정 출력에 제공하는 고주파 에너지로 복구하는 데 사용되는 뛰어난 고주파 콘덴서로 간주됩니다.또한 우수한 출력층의 전감이 작고 합성된 순간적 신호의 전감도 작기 때문에 공통 모드 EMI가 낮아진다.
물론 전원 레이어에서 IC 전원 핀까지의 경로설정은 디지털 신호의 빠른 상승입니다. 용접판 IC 전원 핀의 레이아웃에 직접 연결하는 것이 가장 좋기 때문에 가능한 한 짧게 설명할 필요가 있습니다.
공통 모드 EMI를 제어하기 위해서는 사용에 충분한 낮은 전기 감각을 가지고 있어야 하는 디커플링 전력 계층이며 적절한 전력 계층으로 설계되어 페어링되어야 합니다.어떤 사람은 그것이 얼마나 좋은지 물어볼 수 있습니다.이 질문에 대한 대답은 전원의 계층 구조, 계층 간의 재료 및 작업 빈도 (IC 상승 시간의 함수) 에 달려 있습니다.일반적으로 전력층 간격은 6밀이, 메자닌은 FR4 소재로, 제곱인치당 전력 레벨의 등가 용량은 약 75pF이다. 분명히 층 간격이 작을수록 용량이 커진다.
이 부품의 300PS 100 상승 시간은 많지 않습니다.현재 IC의 발전 속도에 따르면 100~300PS 범위 내의 상승 시간이 큰 비율을 차지한다.대부분의 애플리케이션에서 상승 시간이 100 ~ 300ps인 회로는 3밀이의 간격을 두지 않는다.이때 1밀귀보다 작은 층간 간격을 통과하고 FR4 개전 재료 대신 고개전 상수 재료를 사용해야 한다.이제 세라믹과 세라믹 플라스틱은 100ps와 300ps의 상승 시간 회로의 설계 요구를 충족시킬 수 있습니다.
새로운 재료와 방법, 그러나 미래의 사용의 제한에 따라, 일반적인 하루 간격과 FR4 전매체 재료 6mil 3에서 상승 시간 회로는 3ns이며, 일반적으로 하이엔드는 고조파를 처리하고 순간 신호를 충분히 낮게 하면 충분하다. 즉 공통 모드 EMI는 매우 낮게 떨어질 수 있다.이 문서에서 PCB 스태킹 설계 예는 레이어 간격이 3~6밀이라고 가정합니다.
2. PCB 대시보드 문제
4 레이어의 설계에는 몇 가지 잠재적인 문제가 있습니다.첫째, 전통적인 62mil 레이어의 두께는 신호 레이어에서 바깥 레이어로 갈 수 있습니다.내부적으로 전원 계층과 전원 계층과 접지 계층 사이의 접지층이 여전히 너무 큽니다.
먼저 비용 요구 사항을 고려하는 경우 다음 두 가지 기존 4 계층 구조 옵션을 고려하십시오.이 두 가지 솔루션은 EMI 억제 성능을 향상시킬 수 있지만 온보드 구성 요소의 밀도가 충분히 낮고 구성 요소 주위에 충분한 면적(필요한 전원 패키지 레이어가 있는 곳)이 있는 응용에만 적용됩니다.
동일한 전압 소스의 두 전원 계층에 큰 출력 전류가 필요한 경우 회로 기판은 두 개의 전원 계층과 접지 계층으로 짜여야 합니다.이 경우 각 쌍의 전원 계층과 접지 계층 사이에 절연 계층이 제공됩니다.이것은 우리와 같은 두 쌍의 임피던스 전원 버스를 제공합니다.만약 전력층이 쌓여 임피던스가 같지 않고 분류기가 고르지 못하며 순식간 전압이 훨씬 크며 EMI가 급격히 증가한다.
각 쌍의 전원 공급 장치와 접지 평면은 서로 다른 전원 공급 장치에 대해 생성됩니다. 보드에 여러 개의 서로 다른 전원 전압이 있는 경우 여러 개의 전원 평면이 필요하기 때문입니다.회로 기판의 전원 공급 장치와 접지 평면의 위치를 결정할 때는 제조업체의 균형 잡힌 구조에 대한 요구 사항을 명심해야 합니다.
대부분의 엔지니어는 62 귀 두께의 회로 기판을 설계하고 있습니다.기존 인쇄 회로 기판에는 블라인드 또는 내장 구멍이 없으므로 보드 계층 및 스택에 대한 논의는 여기에만 국한됩니다.회로 기판의 두께가 너무 크면 계층화 시나리오가 적합하지 않을 수 있습니다.또한 블라인드와 구멍이 있는 회로기판은 가공 절차가 다르기 때문에 본고의 층압 방법을 채택할 수 없다.
보드 설계의 두께, 구멍 통과 및 계층 수는 문제 해결의 열쇠가 아닙니다.전원 버스의 바이패스 및 디커플링을 보장하고 전원 및 접지층의 순간적 전압을 최소화하며 세계를 차단하는 것이 고품질 스택의 열쇠입니다.이상적으로 신호선 레이어와 반환 접지 레이어 사이에 절연 레이어가 있으며 일치하는 레이어의 간격 (또는 하나 이상) 은 가능한 한 작아야 합니다.이러한 기본 개념과 원리를 바탕으로 우리는 항상 설계 요구에 부합되는 회로판을 설계할 수 있다.IC의 상승 시간이 이미 매우 짧기 때문에 EMI 차폐 문제를 해결하기 위해 이 글에서 서술한 기술은 필요하다.
