PCB技術 - PCB回路 基板ビアの寄生容量

ビア自体は接地に寄生容量を有する. ビアの接地層上の分離孔の直径がD 2であることが知られている場合, ビアパッドの直径はD 1である, 厚さ PCB回路 基板 はTですか, そして、基板誘電体は常熟です, 次に、ビアの寄生容量は、以下のようになる。

C = 1.41は、TD 1 /（D 2 - D 1）です

回路にビアホールの寄生容量の主な効果は、信号の立ち上がり時間を延長し、回路の速度を低下させることである。例えば、50 milの厚さのPCBについては、内径が10ミルであれば、パッド径は20 milであり、パッドとグランド銅領域との距離は30 milであり、この式の近似値を使用してビアの寄生容量を計算することができる。

C = 1.41 x 4です。4 x 00.05 x 0。02／（0.032−0.020）＝0.517 pF、この部分のキャパシタンスに起因する立上がり時間の変化は、以下の通りである。

T 10 - 90 = 2.2 C ( Z 0 / 2 )= 2.2 x 0です。517 x（55 / 2）= 31.28 ps。これらの値から分かるように、1つのビアの寄生キャパシタンスに起因する立ち上がり遅延の影響は明らかではないが、ビアが層間に切り替わるためにトレースに複数回使用される場合、設計者は慎重に考慮すべきである。

一つは、ビアの寄生インダクタンス

同様に、ビアおよび寄生インダクタンスに寄生容量が存在する。高速デジタル回路の設計では、ビアの寄生インダクタンスに起因する損傷は、寄生容量の影響よりも多い。その寄生直列インダクタンスはバイパスコンデンサの貢献を弱めて、全体の電力システムのフィルタリング効果を弱めます。以下の式を用いて、単にビアの寄生インダクタンスを計算することができる。

Lはビアのインダクタンス、Hはビアの長さ、Dは中心孔の直径である。ビアの直径はインダクタンスに小さい影響を与え、ビアの長さはインダクタンスに最大の影響を与えることが式から分かる。上記の例を用いて、ビアのインダクタンスは以下のように計算することができる。

L - 5.08 x 0050 [ 1 n ( 4 x 0.050 / 0.010 )+ 1 ]= 1.015 nh .信号の立ち上がり時間が1 nsであれば等価インピーダンスとなる。このようなインピーダンスは、高周波電流が通過すると無視されることはない。バイパスコンデンサは、電源プレーンと接地面とを接続するときに2つのビアを通過する必要があることに注意しなければならない。

2. デザインによって高速PCB基板

ビアの寄生特性の解析により，高速pcb設計において，一見単純なビアは，回路設計に大きな負の効果をもたらすことが多い。ビアの寄生効果による悪影響を低減するためには、以下のように設計することができる。

コストと信号品質の両方を考慮して、サイズを通して妥当なサイズを選んでください。例えば、6−10層のメモリモジュールのPCB設計の場合、10／20ミル（ドリル／パッド）ビアを使用する方がよい。いくつかの高密度小型ボードの場合は、8 / 18ミルを使用することもできます。ホール.現在の技術条件下では、より小さなバイアを使用することは困難である。電源または接地のために、あなたはインピーダンスを減らすためにより大きなサイズを使うことを考慮することができます。

2. 上記の2つの式は、シンナーの使用を結論付けられるPCBは有益ですビアの2つの寄生パラメータを減らすために.

3 . PCBボード上の信号トレースをできるだけ変更しないでください。つまり、不要なバイアを使わないようにしてください。

4 .電源ピン及びグランドピンは、近くでドリル加工する。ビアとピンの間のリード線は、インダクタンスを増加させるので、より短い。同時に、電源および接地リード線は、インピーダンスを減らすためにできるだけ厚くなければならない。

5 .信号層切り替えのビアの近くにいくつかの接地ビアを配置して、信号に最も近いループを提供する。プリント回路基板上に多数のグランドビアを配置することも可能である。もちろん、デザインは柔軟である必要があります。先に説明したビアモデルは、各層上にパッドが存在する場合であり、いくつかの層のパッドを縮小または除去することができる。特にビアの非常に高密度の場合には、銅層にループを分離するスロットの形成につながることがある。この問題を解決するには、ビアの位置を移動するに加えて、また、銅層上にビアを配置することを検討することができます。パッドサイズを小さくする。