PCB技術 - なぜPCB設計において蛇紋状のアイソメトリック設計が必要か

なぜPCB設計において蛇紋状のアイソメトリック設計が必要か

イン PCB設計, 等しい長さのトレースは、主にいくつかの高速パラレルバス.
この種のパラレルバスがしばしば同じクロックに基づいてサンプルをとられる多重データ信号を有するので, each clock cycle may need to be sampled twice (DDRSDRAM) or even 4 times. チップの動作周波数が増加するにつれて, 信号伝送遅延は比例が大きくなるタイミングに影響する. In order to ensure that the value of all signals can be collected correctly at the data sampling point (the rising or falling edge of the clock), 信号伝送の遅延を制御しなければならない. 等長トレースの目的は、次の全ての関連信号の伝送遅延の差を最小にすることである PCB.
高速信号の効果的な確立とメンテナンスウィンドウは比較的小さい. データとコントロール信号を有効ウィンドウに収めるには, データ間のトレース長の違い, クロックまたはデータ, そして、制御信号の間は非常に小さい. 特定の許容偏差は、時間遅延を計算することによって得られる.

事実上, 一般に, シーケンシャル論理信号はセットアップ時間とホールド時間を満たさなければならない. この条件が満たされる限り, 信号は長さが厳密に等しくない場合がある.
しかし, the actual situation is that for high-speed signals (such as DDR2, DDR 3, FSB), it is impossible to know whether the timing meets the setup time and hold time requirements during the design (there are too many influencing factors, including the internal wiring and capacitance of the chip). 負荷に起因する遅延差を考慮しなければならない, it is difficult to estimate the actual value through calculation), a controllable delay device must be set inside the chip (the delay is controlled by the register), それから、レジスタの値は様々な遅れを試みるためにスキャンされます. And by observing the signal (look at the waveform directly, and measure the setup and hold time) to determine the delay value to meet the setup time and hold time requirements. しかし, 信号の同じタイプは、一般に信号線の1つまたは2つの信号線についてのみ観察される. すべての信号をタイミング要件に合わせるために, 同じタイプの信号配線は、長さが厳密に等しくなければならない.
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