PCBニュース - FPGAによる並列処理の設計

デジタル中間周波

その中間周波数は、その名称が示すように、中間周波数の信号形態を指す。中間周波数はベースバンドおよび無線周波数信号に関連する。中間周波数は1つ以上のレベルを有することができ、ベースバンドと無線周波数との間のブリッジである。

FPGA

図1に示すように、中間周波数部はデジタル中間周波数として知られているデジタル的に実装される。デジタルIF技術は、通常、アップダウン周波数変換（DAC / DDC）、ピークファクタ減衰（CFR）、およびデジタルプリディストーション（DPD）が含まれます。

DDC / DDC

ダックはベースバンド信号からパスバンド信号への変換を実現する。入力複素ベースバンド信号のサンプリングレートは、比較的低い、通常、デジタル変調のシンボルレートである。ベースバンド信号は、フィルタリングされ、次いで、より高いサンプリングレートに変換されて、NCOのIFキャリア周波数に変調される。

DUCは通常、パルス整形を完了し、その後、DACを介してバックアナログコンバータを駆動するために中間周波数キャリアを変調する必要がある。

ベースバンド信号の周波数スペクトル整数は、通常、FIRによってチャネルフィルタによって達成される。補間は部分的に信号サンプリングレート変換とフィルタリングを達成する。狭帯域信号については、高いサンプリングレート変換が要求される場合、CICは非常に適切であり、性能またはリソースの節約に関してFIRより優れている。

NCOは、DSDSとしても知られ、スペクトルシフトを完了するために補間（サンプリングレートを増加させる）後にベースバンド信号と混合された一対の直交正弦及びコサインキャリア信号を生成するために使用することができる。

DACと対照的に、DDCは基本的に以下を行います：

（1）スペクトルダウン移動：中間周波数から有用スペクトルまでベースバンドにADCのデジタル信号を移動する

サンプリングレートの低下：周波数シフトデータをADCの高サンプリングレートからデシメーションによる適切なサンプリングレートレベルに低減する。

チャネルフィルタリング：I / Q信号が処理のためにベースバンドに送られる前に、彼らはフィルタリングされる必要がある

実際，ディジタルアップダウン変換技術は広く応用されており，無線通信，ケーブルテレビ網（ケーブルモデム），ディジタルtv放送（dvb），医用画像機器（超音波），軍事分野で必須の機能である。

CFR

現在、周波数信号が通常いくつかの独立したベースバンド信号から成るWCDMA、WiMAXのような多くの無線通信システム。合成if信号は大きなピーク対平均比を持ち，fpgauss分布に従う。一般に、電力増幅器（PA）の線形領域は制限され、より大きなPARの中間周波数信号に対応するPAの動作範囲が低減され、結果としてPA効率が低下する。したがって、PAの前のIF信号のPARを減らすことは非常に重要です。それはPA出力の直線性を確実にするのを助けて、帯域外の放射線を減らして、PA効率を改善します。

現在のところ、IFで使用されるCFRアルゴリズムは、ピーククランプ（クリップ）、ピークトリミング（ピークウィンドウ）、ピーク削減（ピークキャンセル）が含まれています。ピークトリミング法の性能と実現性は適度である。ピーク低減はピークトリミングより優れた帯域外特性を持つが，フィールドバスのより多くのリソースを必要とする。

DPD

無線通信システムでは、PA出力は、エアインターフェース規格の厳しい要件を満たすために高い線形性を有することがしばしば必要であり、一方、線形増幅器は非常に高価である。出力効率を改善し，paのコストをできるだけ小さくするため，paの非線形性を補正しなければならない。PAの入力信号のプリディストーション処理は良い選択である。

DPD実装は2つのカテゴリーに分類されます：ルックアップテーブル（LUT）と多項式。2つのアルゴリズムの利点及び欠点を表1に示す。

FPGAの並列処理に基づくディジタル中間周波数の設計

FPGAに実装する利点

FPGAによるディジタル中間周波数の実装

WiMAX／LTEなどの広帯域無線通信技術の成熟に伴い、無線装置のデジタル中間周波数帯域幅の要求も高まっている。同時に，mimoなどのマルチアンテナ技術が広く用いられており，ディジタル中間周波数のチャネル数も急速に増加している。

このような大きな帯域幅要求のために、専用のチップ（ASSP）は対応する柔軟性を欠いているが、多くのDSPプロセッサは、実際的な適用には困難である。ディジタル中間周波数（if）はfpgaを使用して実装され，これは処理能力と柔軟性の間の競合をうまく調整できる。同時に、Alteraは3 G / 4 GアプリケーションのためのデジタルIFリファレンスデザインとIPを開発しました。

ハードウェアの特徴は，高速で複雑な論理関係を持つデータパス実装に適していることである。

以前のddcとduc関数の解析を通じて，ddc／ductの主なモジュールと動作は，cic／firフィルタ，nco，補間／デシメーション，混合であることを見いだした。これらのプロセスは基本的に単純であるが、計算上高速であり、フィールドプログラマの実装に非常に適している。

一方，dspプロセッサ上の並列アーキテクチャの利点はfpgaの利点である。DDC／DUCモジュールが完成すると、単純な複製で複数のDDC／DUCに拡張することができる。同時に、ADC / DACデバイスは、DC / DUCの複数のチャンネルを接続することができます。

しかし、フィールドバスの内部リソースが制限されることもある。多重ddc／ducは時分割多重化を行うことができ，ddc／duc回路を共有することができる。もちろん、フィールドバスの性能が許容範囲内にある限り、回路の動作クロックを倍増する必要がある。AlteraはWCDM A、TD - SCDMA、WiMAXをサポートするリファレンスデザインを持っています。

CCR回路は、61.44 MHzから92.16 MHzまでのサンプリングレートを有する、計算機的に集中的である。FPGAによる並列処理を容易に行うことができる。

多項式dpdは順方向と逆方向のモジュールに分割される。フォワードモジュールは、プリディストータであり、複数のFIRフィルタで構成される。FPGA上のハードウェア実装に非常に適している。AlteraのIPコアは完璧なFIRサポートを提供することができます。リバースモジュールは、LMS、RLS、およびALTERAなどの特定の収束アルゴリズムに対する参照設計を提供します。RLSにおいては、コンバージョンの参照設計は収束時間を短縮し、アルゴリズムの安定性を向上させる。

Alteraによって提供されるリソース

Alteraは、IPコア、コントロール接着剤のロジック、インターフェイスロジック、デザインツールやプロセスだけでなく、参照設計、多くのデバイス設計のデジタルIFアプリケーションの実際の状況を考慮に加えて多くを行っている。

Alteraのサイクロンと層状級数は、埋込みメモリに関して数と速度の両方を大いに改良して、フィールドプログラマブルFPGATHのフィールドのデバイスのリソース上のモジュールを増やして、加える。

DSPのIPコアコンポーネントの側面では、AlteraはユーザフレンドリーなシステムインテグレーションのためにFIR、NCO、CIC、Cordicなどの機能を提供することができます。また、これらのモジュールを相互接続するための統一されたインターフェースもあります。加えて、多チャンネル再利用およびデマルチプレクサのために、AlteraはAvalon STインターフェースのためのパケット・フォーマット・コンバータを設計した。そして、それは多チャネル再利用およびデマルチプレクサのための入力および単一のまたは複数のavalon STチャンネルの単一のまたは複数のavalon STチャネル間の時間およびスペースインターフェースを提供する。

DPDのような柔軟性を必要とするいくつかの領域では、AlteraのNOS II組み込みプロセッサが動作します。たとえば、DPDのフィードバックパスでは、ユーザーが柔軟に独自の補間ルーチンを増加させることができます。NIOS II組み込みプロセッサはまた、システムがいくつかのデータ統計、パラメータ再割り当て、および他の管理作業を行うのを助けることができます。

検証ツールとプロセスの設計では、AlteraはMATLAB / Simulインk + DSP Builder + Quartertus IIの統合設計プロセスを進めます。図3に示すように。

Simulinkはまた、機能的なシミュレーションとデバッグのユーザーを支援するために、FPGA上でmodelsimと組み込みロジックアナライザsignaltap IIを統合することができます。加えて、ループのハードウェア（ハードウェアインループ）機能は、ユーザーが実際のハードウェア上で設計アルゴリズムを検証するのを助けることができます。

リファレンスデザイン

WiMAX DUC / DDC

AlteraのWiMAX DDC / DUC参照設計は、10 MHzの働く帯域幅で1024ポイントFFT OFDMに基づきます。ベースバンド信号のサンプリングレートは11.424 MSPSまたはシンボルレートである。IF信号のサンプリングレートは91.392 MSPである。ベースバンドから中間周波数まで、サンプリングレート変動の8倍の合計が必要である。

我々が以前に言及したように、CICは8倍の変換が必要であり、有用な信号帯域幅が10 MHzである狭帯域の高電力変換に適しているので、FIRは間引きまたは補間フィルタリングのためのより良い選択である。

機能を分割するとき、我々は実装の資源と効率を考慮します。そして、再編成フィルタとデシメーション補間フィルタを3つのFIRSに分けて設計します：G（z）はスペクトル再編成、通常根の上の余弦（RRC）フィルタの原因ですQ（z）は二重デシメーションまたは補間フィルタリングの原因であるp（z）は四重のデシメーションまたは内挿フィルタリングの原因である。

フィールドバスの資源を節約し性能を向上させるために，動作周波数のg（z）を狭い遷移帯域を持つ111次firとして設計した。q（z）秒、79p（z）は39オーダーとその動作周波数しかない。図5に示される3つのフィルタの結合された応答は、WiMAXによって必要とされるテンプレート（マスク）を完全に満たす。

フィールドバスの特定の実施において、I／Qのフィルタ特性が同一であると考えられる。デバイス資源を節約するために、I / Qの3段のFIRを多重化します。

DDCに関しては、最初に、2つの連続したクロックサイクルにおいて、過剰サンプルを介してNCOと共に信号を182.784 MSPSに信号した場合、91.392 MSPSを混合し、3段のFIRを通して、11.424 MSPの2つのI／Q信号を得る。

DUCでは、FIRは22.848 MSPS、45.696 MSPS、182.784 MSPSで動作します。混合周波数の2つのIQ信号を加算することにより、91.392 MSPSのサンプリングレートでバンドパス実数信号を得る。

マルチチャネルリユース／デマルチプレクサでは，モジュール相互接続のためのalteraのvalon‐stパッケージフォーマット変換モジュール（pfc）を用いる。

WiMAX基地局の典型的な要件は、2つの送信アンテナと4つの受信アンテナであり、この基準設計は、2つの送信アンテナおよび4つの受信アンテナをサポートすることもできる。

DUCの相対的なコンステレーション誤差（相対的なコンステレーション誤差）は、参照設計のシミュレーション検証により、指定値よりもはるかに優れている。例えば、64 QAM 3／4のレートでは、測定されたRCEは−55.29 dBである。ddcの受容感度と隣接チャネル拒絶指数は予想よりはるかに良好である。

WiMAX CFR

WiMAXシステムはCFRの要求が高い。64 qam変調により，誤差ベクトル振幅（evm）は3 %を必要とするが，これはピーク対平均比（par）と隣接チャネル漏洩比（aclr）に対して厳しい要件を有する。AlteraのWiMAX CFRスキームは、EVMの3 %、パーリダクション5 dBと非常に小さな帯域幅の広がりを持っているジョージア科学技術研究所の制約クリッピングアルゴリズムを使用しています。

FPGAの並列処理に基づくディジタル中間周波数の設計

FPGAの並列処理に基づくディジタル中間周波数の設計

WiMAX DPD

wimaxの中間周波数帯域幅は10 mhz以上であり，lms／rlsのような適応アルゴリズムを導入する必要がある。設計要件は、Alteraの「チップ内プロセッサNiOS II + FPGAハードウェア共同処理装置」を使用することによって、十分に満たされることができる。

FPGAの並列処理に基づくディジタル中間周波数の設計

図8に示すように、フォワードモジュールはプリディストータであり、複数のFIRフィルタからなる。逆リンクでは，サンプルキャッシュ内の64サンプルの集合を収集する。nios埋込みプロセッサはcordicの入力を計算するのに役立つ。次に、NOSは逆方向変換を行い、フォワードリンク内のFIRフィルタの係数を更新する。ソフトプロセッサnios＋cordic加速器を用いてqrdchen rlsの上部三角形行列演算を完了することが可能であり，cordic加速器の数を調整して逆行列を増加させることができる。モジュールへのデータスループット。