PCBニュース - PCB電源デカップリング設計ガイドライン

エンジニアはPCB配電システムを設計する時、まず全体の設計を4つの部分に分けます：電源（電池、コンバータあるいは整流器）、PCB、回路基板デカップリングコンデンサとチップデカップリングコンデンサ。本文は主にPCBとチップデカップリングコンデンサに注目する。回路基板デカップリングコンデンサは通常、特定の場合に主に使用される約10 mF以上の非常に大きい。

デカップリングキャパシタの設計には2つのステップが含まれている。まず、電気量から容量値を計算し、PCB上にコンデンサを配置します。正確には、コンデンサとデジタルチップの距離は適切ですか？しかし、PCB自体がデカップリング設計の一部であることはよく見落とされる。本論文では、回路基板がデカップリング設計に適している場所について議論する。

デカップリング要件

基本的に、電源は導線を介してデジタルチップにエネルギーを供給する。この電源はチップから「遠い」可能性があります。電源コードは5インチ長の16 AWGコードと4インチ長の20ミルトレースは珍しくありません。これらの電線には抵抗、容量、インダクタンスがあり、これらはすべてエネルギーの伝達に影響を与える。インダクタンスは電線の長さに比例し、ほとんどの品質問題の原因である。

ルーティングは、総インダクタンスと電流が流れるループを決定するので、よく考慮する必要があります。ループは、電磁干渉（EMI）を放射することができ、可能である。

チップのそばに小さな電源（例えばキャパシタ）を置くことで、キャパシタからチップへのVccピンのトレース長を最小化し、ループ面積を減らすことができる。これにより、ワイヤインダクタンスによる電圧降下を最小化することができる。ループの減少に伴い、EMIも減少した。

デジタルチップU 1を電源に直接接続するには、数インチの配線が必要になる可能性があります。寄生インダクタンスL 2及びR 2を有するキャパシタC 1は、1インチ未満の距離でチップに近い回路に挿入することができる（図1）。L 3はC 1とU 1の間の導線インダクタンスである。L 1及びR 1は、電源からコンデンサへの導線の寄生パラメータである。

このようにすることにより、トレース長をミルレベルに低減することができ、ワイヤインピーダンスを適用可能な程度に低減することができる。C 2はここで非常に重要であり、電源にどれだけの電流を供給しなければならないかを決定します。C 2はU 1の内部負荷とU 1が駆動しなければならない外部負荷を表す。S 1がオフになると、これらの負荷は電源に接続され、すぐに電流が必要になります。

インダクタンスは電源とスイッチの間のインピーダンスの主な源である。例えば、10 mil幅のトレースでは、抵抗、容量、インダクタンスはそれぞれ約0.02島/インチ、2 pF/インチ、20 nH/インチである。これらはPCBボードで使用されるトレース（マイクロストリップ線とストリップ線）とワイヤの典型的なデータです。周波数が約100 kHzより高い場合、インダクタンスリアクタンスj島lは主インピーダンスである。

したがって、C 1を増やすには2つの効果があります。1つは、スイッチング中に電源とチップ間のブートインダクタンスを減らすことです。これにより、適切な回路動作に必要な電圧以下にならないようにV 1（すなわちVcc〜U 1）を保護することができる。さらに、高周波電流の流れのループ面積と対応するEMIを減らすこともできます。

そのため、コンデンサはV 1を保持しているが、V 1を保持するにはどのくらいの高さが必要なのだろうか。この問題は主にデバイスのノイズマージン、例えば最小電圧ノイズマージンVNmminに集中しており、このノイズマージンは存在することができ、依然として正しい回路動作を可能にする。（これは、実際の値は半導体のノイズマージンに依存するため、電源電圧にほぼ比例するため、計算するのは少し難しい。）図1によると、正確な動作は次の条件を満たす必要があることを意味する：

VNmminâ¥VPS？VZmax（1）

同図では、VZmaxは完全にL 3上に落下している。

現在のIも考慮する必要がある。簡単に言えば、これはデジタル入力に必要な電流であり、設計エンジニアはその供給を確保しなければならない。これは必要な最大電流Imaxであるため、電源とスイッチ間の最大インピーダンスZmaxは、

|Zmax|â¥（VZmax/Imax）（2）

電源からチップへの配線は5インチ長の16-AWG配線と4インチ長の20ミル幅のトレースで、100 nHのインダクタンスを提供します。ある周波数fでは、インダクタンスリアクタンスは許容可能なZmaxよりも大きくなる。この周波数はインダクタのインピーダンス方程式を変換することによって得られる：

fmax=|Zmax|/2ÍL（3）

この周波数以上では、C 1は装置に必要なノイズマージンを満たすために十分な電圧を提供することができず、情報をうまく送信することができない。

デカップリングコンデンサはPCB基板上のチップに「高周波」電流を供給し、電源は「低周波」電流を供給する。コンデンサの大きさを決定するためには、まずfmaxを計算するために必要な情報を収集する。fmax周波数では、電源から供給される「低周波」電流が減少し始めている。同時に、U 1の負荷に必要な電流、これらのデバイスをうまく動作させるための電圧、および変換時間も必要である。

これらの値を得るためには、コンデンサの寄生成分を考慮する必要がある。変換発生後の短時間で、U 1の主電源はデカップリングキャパシタ及びその寄生素子等価直列抵抗（ESR）及び等価直列インダクタンス（ESL）である。ESLは、ワイヤインダクタンスと容量インダクタンスの2つの部分を含む。前者は設計エンジニアが最小化しようとしているが、後者は容認されなければならない。

デカップリングキャパシタの大きさを決定するためには、まずデジタルNとU 1が駆動しなければならない容量負荷を決定する。この数字と次のチップの容量入力と電圧の時間的な変化は、必要な最大電流を決定します。電流は、よく知られた式I＝C*（dV／dt）によって決定することができ、ここで：

これは0 VからVPS変換の間の電圧の最悪の変化である。混合電圧部を設計する場合は、3.3 V/5 Vなどの正しい電圧を使用してください。

論理デバイスU 1のパルス遷移の立ち上がり時間である。上昇時間を計算する方法はたくさんあるので、最悪の場合の上昇時間、または最速の上昇時間を使用します。負荷ドロップダウンの電流はデカップリングキャパシタから供給される必要があるため、次の式を使用してキャパシタ値を計算します。

C=I/（dV/dt）（5）

現在、デカップリングキャパシタの値を決定していますが、設計はまだ完了していません。

キャパシタレイアウト

次に、設計エンジニアはPCB上にコンデンサを置く位置を決定しなければならない。チップ間のトレースの容量とインダクタンスを最小化できる位置に配置する必要があります。インダクタンスもトレース長さがない場合に最小化する必要がある。PCB上にコンデンサを配置する場合、トレース長を最小にするのではなく、インダクタンスを最大限に減らすことで、より多くの設計自由度が可能になります。まず、設計エンジニアは、最大の設計自由度を維持するために、最大使用可能なトレース長を決定する必要があります。

プロセスは次のとおりです。設計エンジニアはfmax（等式3）から最大周波数で動作するキャパシタを必要とします。この上限周波数を決定するには、理想的なデジタル波形出力を理解し、その形状をある程度保持する必要性が必要である。これは信号完全性設計のほんの一部です。

理想的なデジタル回路は、矩形パルスを次の回路に転送する。実際には、矩形パルスは実現できないが、台形パルスは実現できる。台形パルスのFourierシーケンスを調べたところ、台形パルスは基本周波数とすべての高調波からなることが分かった。もちろん、すべてを合わせることで、元の台形パルスを実現することができます。

しかし、すべての高調波が加算されていない場合はどうしますか。最初の5回か10回の高調波だけを追加したらどうしますか。台形パルスを生成するのに十分な高調波があり、入力回路が容易に変化を検出できないのではないでしょうか。多くの場合、最初の10回の高調波を追加するだけで回復した波形がほとんどの回路を愚弄することができ、これはほとんどの回路が変化に気づかないことを意味することが実証されている。これにより、デカップリングキャパシタを設計する際に処理が必要な最高周波数が決まります。別の提案方法は、f＝1／trを用いて最高周波数を決定することであり、ここでtrはパルス立ち上がり時間である。この周波数では高調波エネルギーは非常に小さく、40 dB/10 decadeの速度で減衰する。

最悪の場合の電源電圧の許容変化を特定し、設計を開始できるようになりました。CMOSの場合、この数値はノイズプリロードVOH-VIHです（データテーブルから値を確認してください）。最悪の変化は、

V=VCC（公称）-（VOH+10%*VCC）（6）

10%は電源の降下係数です。

式6とインダクタ電流と電圧を用いて、最大許容インダクタンスLを決定する：

L=V/（dI/dt）（7）

ここで、Lはキャパシタ、トレース、チップ接続線とリード線などによって導入される総直列インダクタンスであり、dIは最大電流変化であり、dtは電流の立ち上がり時間である。

トラッキング長さ

2つ以上のキャパシタでは、チップの電源入力ピンとの並列接続は、異なるトレース長を有する。有効トレース長は、コンデンサがどのくらい置くことができるかを決定します。トレースの長さはトレースのインダクタンスと直接関連している。したがって、並列インダクタンスの式により有効トレース長を得ることができ、有効トレース長IEは：

IE=（I1*I2）/（I1+I2）（8）

ここで、I 1とI 2は並列コンデンサのトレース長である。各並列コンデンサとVCCピンの最大距離はIEである。

キャパシタが選択されてPCB上に配置されると、キャパシタと寄生インダクタンスがどこに現れるかをチェックする必要があります。共振周波数は、次の式により得ることができます。

f=1/2Í=Í;â-LC（9）

ここで、L=IE SL+LTRACE。

この周波数以上では、コンデンサはすぐにインダクタンスになります。共振周波数が10*fpulseをはるかに下回る周波数で発生した場合、折衷措置をとるために設計をチェックします。

複数のデカップリングキャパシタを使用する

同じ容量値を持つN個のキャパシタを使用すると、総ESLとESRは1/Nに低下する（図2）。電源と接地間を接続するキャパシタのトレースが等しい場合は、これは特殊なケースです。また、インダクタ間の相互結合が小さいと仮定する。同じ容量値を持つN個のコンデンサのインピーダンス曲線は、単一のコンデンサの曲線に近い。

異なる容量値を持つN個のキャパシタを使用すると、ESRとESLは低下するが、インピーダンス曲線に共振ピークが導入され、深刻な設計結果をもたらす（図3）。ここで再びトレース長が同じであると仮定する。

PCBを使用する

PCBを忘れないでください。ほとんど無料で提供される多くのメリットを無視すると、設計コストが増加し、追加のコンポーネントが増加します。これらの追加部品は追加のスペースを消費し、全体的な信頼性を低下させ、EMIを増加させる可能性があります。

方程式10は、並列電力平面のインピーダンス式のセットを与える。これは直列LRC回路のインピーダンス公式にすぎない。PCBが伝送路のように動作しない限り、この式は便利です。言い換えれば、l＜島＞／20であれば、それは有用である。ここで、lはPCBの最大サイズ（対角線）であり、島は最高周波数に関連する波長である。

これまで、PCBインピーダンスはほとんど容量性であり、結合キャパシタのカットオフ周波数よりも高い必要なすべての電流を提供することができる。ESRは非常に小さく、寄生インダクタンスも非常に小さいため、PCBは比較的広い周波数範囲で非常に低いインピーダンスを示すだろう。

PCBに隣接する2つの電源と接地面がある場合、設計上良好な内部容量があります。平行平面容量の計算式は、PCBの容量を決定するために使用できます。

C（pF）=島（A/d）=0.225（島r/d）A（11）

上記式の最後の部分は、インチ単位で測定する場合に有効です。ここで、Islandu=Islandu 0*Islandur、Islanduは空気の誘電率であり、8.85 pF/mであり、erはキャパシタプレート間の誘電体の相対誘電率である。FR 4材料の場合、erは4.5に等しい。Aはキャパシタ極板間の面積、dは極板間の距離である。

実際、PCBがVCCピンに電流を入力する能力には周波数上限がない。PCB設計は複雑な課題であり、上限周波数を高めるために利用可能な媒体がたくさんある。FR 4材料の場合、上限周波数範囲は2 GHzを超えて非常に高く、これによりほとんどの自動車PCB回路は上限周波数が無限であるように見える。実際、上限周波数はPCBの最大サイズlと最小波長Islaによって決定される。

残念なことに、自動設計では、PCBの総容量は非常に小さい。FR 4が誘電体として使用される場合、板間隔は20ミルであり、固定電源と接地平面容量があり、PCB容量は通常約53 pF/平方インチである。4層FR 4 PCBは、一定範囲の誘電体厚を有する。このような変化は、プロセスの変化、プレート全体に必要な厚さ、必要な弾性または硬度、銅の厚さ（誘電体の厚さに影響する）、および破壊電圧の要件から生じる可能性がある。特に要求がない場合、PCB誘電体厚は0.5〜0.8 mmである。

PCBキャパシタの品質は、インダクタンスが非常に小さいため、通常非常に優れています。前述したように、インダクタンスは周波数に伴うコンデンサの劣化の主な原因である。

コンデンサの小さいサイズは注目すべき要素です。PCBに効果的に電流を供給できる容量値は、通常500 pF/平方インチを超える。FR 4ボードではこの値は得られないので、特別なPCB設計と材料が必要です。

EMCのメリット

入念に設計された配電システムから信号完全性を得るほか、PCBはより低いEMIをもたらします。前述したように、これは主にループ面積が減少したためである。これは2つの側面に表れている。まず、ファラデーの法則は、ループ面積Aが他の回路を流れる電流を通じて回路に電圧をもたらすことを指摘している。

VINDUCED（V）=[（？AN/2Íd）*（dI/dt）*cos（°）（12）

同様に、デジタル回路において、電流回路による電磁場の簡略化された表現は、小さい回路が低い放射を有することを示している：

E（V/m）=263*10-16*[f2A（I/r）]（13）

コスト効果

入念に設計された配電システムはコストを節約することができます。式14は、デバイスの減少とコストの減少との単純な関係を与える。

これまで、チップへの電流供給をめぐって議論が行われてきた。しかし、設計者はチップに流れる電流を制限することを望んでいるかもしれない。チップの電流が上限周波数（10＊fmax）または1／tr未満であれば覚えておいてください。設計者は、これらの周波数の電流に触れることはできません。しかし、一定の高周波を超えて、チップは電流がない場合でもよく動作する。また、これらの電流はEMIを発生させる可能性があるため、それらを抑制してEMIを低減することができる。

以上はPCB電源デカップリング設計ガイドラインの紹介である。IpcbはPCBメーカーとPCB製造技術にも提供されている。