PCBニュース - PCB基板設計でのパラメトリック制約の使用

今日、PCB基板設計では、クロック、クロストーク、インピーダンス、検出、製造プロセスなど、ますます複雑な要素が考慮されるようになり、設計者はレイアウト、検証、メンテナンスなど、多くの作業を繰り返すことが多くなっています。PCB基板パラメータ制約エディタは、これらのパラメータを数式にまとめることができ、設計者が設計や製造プロセスにおいて、時には相反するパラメータにうまく対処できるよう支援します。

近年、プリント基板のレイアウトや配線に対する要求はますます複雑になってきている。集積回路のトランジスタ数は、ムーアの法則が予測したスピードで現在も増え続けており、デバイスは高速化し、各パルスエッジの立ち上がり時間は短縮され、ピン数も増加している。500ピンから2,000ピンまで増えている。これらすべてが、PCB基板を設計する際に密度、クロック、クロストークの問題をもたらす。

数年前までは、ほとんどのPCBには数個の 「クリティカル 」ノード（ネット）しかなく、インピーダンス、長さ、ギャップの点で制約がありました。PCB設計者は通常、まず手作業でこれらのトレースを配線し、次にソフトウェアを使って回路全体の大規模な自動配線を行った。今日のPCBには5,000以上のノードがあり、その50％以上がクリティカルノードです。タイムトゥマーケットのプレッシャーから、手作業による配線はもはや不可能です。また、クリティカルノードの数が増えただけでなく、各ノードの制約も増えています。

これらの制約の主な原因は、パラメータの相関関係と設計要件の複雑化です。例えば、2つのトレース間の距離は、ノード電圧と回路基板材料に関連する関数に依存する場合があります。デジタルICの立ち上がり時間は短縮される。高クロックスピード設計と低クロックスピード設計の両方が影響する。パルスの発生が速くなるため、セットアップホールド時間が短くなる。さらに、相互接続遅延は高速回路設計の総遅延の重要な部分であり、低速設計などでも非常に重要である。

PCB基板をより大きく設計することができれば、上記の問題のいくつかは解決しやすくなるが、現在の開発トレンドは正反対である。相互接続の遅延や高密度実装の要求から、回路基板は小型化され、その結果、回路設計は高密度化され、同時に小型化設計ルールに従わなければならなくなっている。立ち上がり時間の短縮とこうした小型化設計ルールにより、クロストークノイズの問題はますます顕著になり、ボールグリッドアレイなどの高密度パッケージもクロストーク、スイッチングノイズ、グラウンドバウンスを悪化させる。