PCBニュース - PCBレイアウト規則

いくつかのNetibianはDDRデータラインがDQSによってラッチされるので、長さは等しく保たれなければならないと言いました。アドレスおよび制御線はクロックによってラッチされるので、それらはクロックと一定の長さの関係を維持する必要がある。一般に、等長の問題はない。インピーダンスに関して、一般的に言えば、DDRは60オームを必要とし、DDR 2は50オームを必要とする。インピーダンスの不連続性を避けるためにトレースを穿孔しないでください。クロストークに関しては、線間隔が広がる限り、1層の信号が積層され、問題はない。いくつかのネチズンもDDR 2の結果をシミュレートしたと言いました：線長誤差に対するクロックは0.5 mm未満です最大長は57 mm未満クロック線と相対アドレス線の長さの差は10 mm以下である。

つの技術は、チップを使用しているかどうか PCBボード またはDIMMストリップを使用する, DDR and DDRx (including DDR2, DDR 4, etc.) are relatively difficult to read and write with traditional synchronous SDRAM. つの主な困難があります, タイミング. DDRは二重エッジトリガを使用するので, と一般的なクロック単一エッジ同期回路, タイミング計算に大きな違いがある. DDRの二重エッジトリガの理由は、クロックがチップ内で乗算されることである. データ・アドレス・レートが外部へのクロックと同じように見えます. 信号のグループの小さな位相差スキューを判断できるようにするために, DDRはデータ同期信号のDQS信号をトリガーするためにパケット同期を使用する, したがって、DDRに要求されるタイミング同期はDQとDQSの間にある, 一般的なデータとクロックの間でない. 加えて, 最大と最小の飛行時間T飛行をテストするとき, 一般的な信号は、テストレベルVMEASを通過する信号エッジと低判定閾値VINLと高閾値VINHとの間で計算される. 十分なセットアップ時間とホールド時間を確保するには, コントロールの飛行時間はアカウント自体の信号自体の速度を取らない. DDRの低レベルのため, テストレベルとしては、中間レベルVREFのみが使用される. セットアップ時間とホールド時間を計算するとき, 信号変化エッジレートスルーレートを考慮しなければならない, 追加のエクストラは、セットアップ時間とホールド時間を計算するときに追加する必要があります. スルーレートの補償. この補償値はDDR特別仕様またはチップデータに導入される. 二番目, マッチ. DVRはSSTLレベルを採用する. この特別なバッファは、プルアップを提供するために外部回路を必要とする. 値は30 - 50オームです, そして、レベルVTTは. このプルアップは、バッファ動作のためにDC電流を提供する, それで、電流は非常に大きいです. 加えて, 反射を抑えるために, 伝送線路インピーダンス整合と直列抵抗整合も必要である. この結果はDDRデータ信号である, 各端に10〜22オームの直列抵抗がある, プルアップはDDR端に近いアドレス信号用, 直列抵抗は送信端に接続され、プルアップはDDR端部に近い. 三番目, パワーインテグリティ. Due to the small level swing of DDR (such as 2.SSTL 2と1の5 V.8V for SSTL1), 高い基準電圧安定性, 特にVREFとVTT. 内部アナログ位相同期ループは、DDRクロックを提供するチップでしばしば使用される. 基準電源要件は非常に高いVTTは大きな電流を供給するので, 電源インピーダンスは十分低くなければならない, そして、パワーリードインダクタンスは十分小さい加えて, DDRは、多くの信号と同期して動作します, ハイスピード, 深刻な同期スイッチングノイズ, 適正な配電と良好な電源供給が必要である.

1. CLKはXと同じ長さ, and the difference between the longest and shortest is no more than 25mils

2. DQSの長さはYである, CLKに比べて, Y should be in the range of [X-1500,X 1500mils]

3. DMの長さとデータはZです, 各グループのDQSと比較する, Z should be in the interval of [Y-25,Y 25mils]

4. 長さ/C signal (control & command signal) is K, CLKと比較する, K should be in the range of [X-1500,X 2000mils]

5. Impedance control: DQ DQS DM CONTROL COMMAND CLK impedance is 55ohm -15%

1. Wiring grouping
The memory in the ARM system is generally 32-bit or 16-bit, 通常、1つまたは2つのメモリチップで構成されます. データラインを1つのグループに分けることができます, 2つのグループまたは4つのグループ.
グループの分割は次のようになります。, DQS 0 - 3, DQM0-3 as a group;
Division of the two groups: DATA0-15, DQS 0 - 1, グループとしてのDQM 0 - 1, データ16 - 31, DQS 2 - 3, DQM2-3 as a group;
The four groups are divided into one group: DATA0-7, DQS 0, DQM 0は1つのグループです, データ8 - 15, DQS 1, DQM 1は1グループ, データ16 - 23, DQ 2, DQM 2は1つのグループです, とdata 23 - 32, DQS 3, DQM 3は1つのグループです.
それはいくつかのグループに分けられる, チップ数と配線密度によって決定することができる. 配線, 同じグループの信号線は同じ層になければならない.
残りはクロック信号, アドレス信号および他の制御信号. これらの信号線はグループである. This group of signal lines should be routed on the same layer as much as possible
2. Isometric matching
a. データ0 - 31, DQS 0 - 3, DDRのDQM 0 - 3はすべて等しい長さ, 彼らが1つのグループに分けられるかどうかに関係なく, 2つのグループまたは4つのグループ. エラーは25 milで制御される. これは、アドレスラインよりも長いことができます, でも短い.
b. クロック信号, アドレス信号および他の制御信号はすべて等しい長さ, そして、エラーは50ミルで制御されます. 加えて, DDRクロックなら, それは、差動ラインの要件に従ってルーティングされなければならない. つのクロックラインの長さは、2.エラーの5マイル, そして、結合されていない長さを最小化しなければならない. クロックラインは、アドレスと他の信号線より長い20 - 50マイルでありえます.
3. Spacing
The control of the spacing should consider the impedance requirement and the density of the trace. 通常の間隔原理は1 Wまたは3 Wである. 配線に十分なスペースがあれば, データ線は3 Wの距離でルーティングできます, クロストークを減らすことができる. うまくいかなければ, 少なくとも1 W間隔を保証しなければなりません. 加えて, データラインと他の信号線の間の距離は少なくとも3 Wでなければならない, そして、それがより大きいならば、それはよりよいです. クロックと他の信号線との間の距離は、少なくとも3 Wおよび可能な限り大きい. 1 Wと3 Wの原理も巻線間隔に採用することができる, そして、3 Wの原則を最初に使用する必要があります.

上記はDDR 2 DDR 3 PCBレイアウト規則の導入です, IPCBも提供 PCBメーカー and PCB製造 テクノロジー