PCBニュース - DDR2 DDR3 PCBレイアウト規則

いくつかのNetibianはDDRデータラインがDQSによってラッチされるので、長さは等しく保たれなければならないと言いました。アドレスおよび制御線はクロックによってラッチされるので、それらはクロックと一定の長さの関係を維持する必要がある。一般に、等長の問題はない。インピーダンスに関して、一般的に言えば、DDRは60オームを必要とし、DDR 2は50オームを必要とする。インピーダンスの不連続性を避けるためにトレースを穿孔しないでください。クロストークに関しては、線間隔が広がる限り、1層の信号が積層され、問題はない。いくつかのネチズンもDDR 2の結果をシミュレートしたと言いました：線長誤差に対するクロックは0.5 mm未満です最大長は57 mm未満クロック線と相対アドレス線の長さの差は10 mm以下である。

ナインテクノロジーは、PCBボード上のチップを使うにせよ、DIMMストリップを使うにせよ、DDRとDDRx（DDR2、DDR4などを含む）は従来のシンクロナスSDRAMでは読み書きが比較的難しいと述べている。主な難点は 3 つあります。第 1 に、タイミングです。DDRはダブルエッジ・トリガーを採用しており、一般的なクロック・シングルエッジ同期回路とはタイミング計算に大きな違いがある。DDRがダブルエッジ・トリガなのは、チップ内部でクロックが逓倍されるからだ。外部からはデータ・アドレス・レートがクロックと同じに見える。DDRでは、信号群のわずかな位相差スキューを確実に判定するため、データDQ信号でDQS信号をトリガーするパケット同期を採用しているため、DDRで必要なタイミング同期は、一般的なデータとクロックの間ではなく、DQとDQSの間となる。また、最大・最小飛行時間Tflightをテストする場合、一般信号はテストレベルVmeasを通過する信号エッジと低判定しきい値Vinlと高判定しきい値Vinhの間で計算される。

十分なセットアップ・タイムとホールド・タイムを確保するため、制御 フライト・タイムは信号自体の速度を考慮していない。DDR のレベルが低いため、中間レベルの Vref だけがテスト・レベルとして使用される。セットアップ・タイムとホールド・タイムを計算する際には、信号の変化エッジ・レートのスルー・レートを考慮する必要があり、セットアップ・タイムとホールド・タイムを計算する際には、さらに余分なものを加える必要がある。スルー・レートの補正である。この補正値は、DDR特別仕様書またはチップ・データに導入されている。第2に、マッチングである。DRRはSSTLレベルを採用している。この特殊バッファーには、外付け回路でプルアップが必要である。その値は30～50Ωで、レベルVTTはハイレベルの半分である。このプルアップはバッファ動作のための直流電流を供給するため、電流は非常に大きくなる。

また、反射を抑えるために、伝送路のインピーダンス整合と直列抵抗の整合も必要である。その結果、DDRデータ信号では、両端に10～22Ωの直列抵抗が接続され、DDR端にプルアップが近くなる。アドレス信号では、送信端に直列抵抗が接続され、DDR端にプルアップが近くなる。第3に、パワー・インテグリティである。DDRのレベル振幅が小さい（SSTL2では2.5V、SSTL1では1.8Vなど）ため、高い基準電圧の安定性、特にVrefとVTTが要求される。DDR クロックを供給するチップでは、多くの場合、内部アナログ位相同期ループが使用される。VTTは大電流を供給するため、電源インピーダンスは十分に低く、電源リード・インダクタンスは十分に小さいことが要求される。さらに、DDRは多くの信号と同期して動作し、高速で、深刻な同期スイッチング・ノイズが発生するため、合理的な電力分布と良好な電源が必要となる。 結合回路は非常に必要である。

1. CLKはXと同じ長さで、最長と最短の差は25mil以下である。

2. DQSの長さはYであり、CLKと比較すると、Yは[X-1500,X 1500mils]の範囲にあるべきである。

3. DMとDATAの長さをZとし、各グループのDQSと比較し、Zは[Y-25,Y 25mils]の範囲とする。

4. A/C信号(コントロール＆コマンド信号)の長さはKで、CLKと比較し、Kは[X-1500,X 2000mils]の範囲にあること。

5. インピーダンス制御： DQ DQS DM CONTROL COMMAND CLKのインピーダンスは55Ω-15%です。

1. 配線のグループ化

ARMシステムのメモリは一般的に32ビットまたは16ビットで、通常1つまたは2つのメモリチップで構成される。データラインは1グループ、2グループ、4グループに分けられる。

グループの分け方は DATA0-31、DQS0-3、DQM0-3を1グループとする；

2つのグループに分ける： DATA0-15、DQS0-1、DQM0-1を1グループ、DATA16-31、DQS2-3、DQM2-3を1グループ；

4つのグループを1つのグループに分ける： DATA0-7、DQS0、DQM0が1グループ、DATA8-15、DQS1、DQM1が1グループ、DATA16-23、DQS2、DQM2が1グループ、DATA23-32、DQS3、DQM3が1グループである。

チップ数や配線密度によっていくつかのグループに分けられる。配線する場合は、同じグループの信号線は必ず同じレイヤーにする。

残りはクロック信号やアドレス信号などの制御信号。これらの信号線がグループとなる。このグループの信号線はできるだけ同じレイヤーに配線すること

2. アイソメトリック・マッチング

a. DDRのDATA0-31,DQS0-3,DQM0-3は、1グループ、2グループ、4グループに分けても全て等長でマッチングされる。誤差は25milに制御される。アドレス・ラインより長くすることはできるが、短くすることはできない。

b. クロック信号、アドレス信号、その他の制御信号は全て等長で揃えられ、誤差は50milで制御される。また、DDRクロックの場合は、差動ラインの要件に従って配線すること。2本のクロックラインの長さは誤差2.5mil以内に制御され、結合されていない長さは最小限に抑えられなければならない。クロックラインは、アドレスラインや他の信号ラインよりも20～50mil長くすることができる。

3. スペーシング

スペーシングのコントロールは、必要なインピーダンスとトレースの密度を考慮する必要がある。通常のスペーシングの原則は1Wまたは3Wである。配線に十分なスペースがあれば、データ線を3Wの間隔で配線することができ、クロストークを大幅に減らすことができる。それがうまくいかない場合は、少なくとも1Wの間隔を保証しなければならない。また、データ線と他の信号線との間隔は少なくとも3Wは必要であり、それ以上あればなおよい。クロック線と他の信号線との間隔も、少なくとも3Wは確保し、できるだけ大きくする。巻線間隔には1Wと3Wの原則も採用でき、まずは3Wの原則を採用すべきである。

以上、DDR2 DDR3 PCB LAYOUTルールを紹介しましたが、IpcbはPCBメーカーとPCB製造技術も提供します。