精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
PCBボード設計では、クロストークを最小限に抑えるために、マイクロストリップラインとストリップラインのレイアウトはいくつかのガイドラインに従うことができます。2重帯状線路のレイアウトについては、配線は2層の内板上で行われ、両側に電圧基準面がある。この場合、隣接する積層板のすべてのワイヤに直交配線技術を使用して、2つの信号層間の距離を最大化することが望ましい。誘電体材料の厚さは、所望のインピーダンスを維持しながら、各信号層とその隣接する基準平面との間の距離を最小化する。
マイクロストリップワイヤまたはリボンワイヤ配線ガイド
トレース間隔は回路基板の配線層間の誘電体層の厚さの少なくとも3倍である、シミュレーションツールを使用して動作をシミュレーションすることをお勧めします。
重要な高速ネットワークでは、シングルエンドトポロジではなく差分トポロジを使用して、コモンモードノイズの影響を最小限に抑えることができます。設計上の制約の範囲内で、差動信号経路の正極ピンと負極ピンのマッチングを試みた。
シングルエンド信号の結合効果を低減し、適切な間隔（トレース幅の3倍を超える）を空けるか、異なるプレート層上に配線する（隣接層配線は互いに直交する）。また、シミュレーションツールを使用することも間隔要件を満たす良い方法です。
信号終端信号間の並列長を最小化する。
どうじへんかんざつおん
クロックとI/Oデータレートが増加すると、出力変換の回数が減少し、信号経路の放電と充電中の過渡電流が増加する。これらの電流は、プレートレベルの接地リバウンド現象、すなわち接地電圧/Vccの瞬間的な上昇/低下を引き起こす可能性がある。非理想的な電源の大きな過渡電流は、Vccの瞬間的な低下（Vcc低下または凹み）を引き起こす。以下に、これらの同時変換ノイズの影響を低減するための良いボード設計規則をいくつか示します。
この図は、使用可能なI/Oを活用する際に推奨される信号、電源、接地面の数を示しています。
未使用のI/Oピンを出力ピンとして構成し、接地リバウンドを減らすために低電圧で駆動します。
同時変換出力ピンの数をできるだけ減らし、FPGA I/O部分に均一に分布させる。
高エッジレートが必要ない場合、FPGA出力は低変換レートを選択する。
多層PCB板の接地面の間にVccを挿入して、高速トレースが各層に与える影響を除去する。
すべてのプレート層をVccと接地に使用して、これらの平面の抵抗とインダクタンスを最小化し、それによってより低い容量とノイズを有する低インダクタンス源を提供し、これらの平面に隣接する信号層上で論理信号を返す。
プレエンファシス
最先端のFPGAの高速トランシーバ機能は、効率的なプログラマブルオンチップシステムコンポーネントになるとともに、回路基板デザイナーに独特の挑戦をもたらしています。重要な問題の1つ、特にレイアウトに関する問題は、主に表皮効果と誘電損失に起因する周波数依存の伝送損失である。PCBフットプリントのような導体表面を高周波信号が伝送されると、ワイヤの自己インダクタンスにより表皮化効果が生じる。この効果は、ワイヤの有効伝導面積を減少させ、信号の高周波成分を弱める。誘電損失は層間の誘電材料の容量効果によるものである。表皮効果は周波数の平方根に比例し、誘電損失は周波数に比例する、したがって、誘電体損失は高周波信号減衰の主要な損失機構である。
データレートが高いほど、表皮効果と誘電損失が大きくなります。1 Gbpsシステムでは、リンク上の信号レベルの低下は許容できるが、6 Gbpsシステムでは許容できない。しかしながら、現在のトランシーバは、高周波チャネル歪みを補償するための送信機プレエンファシスおよび受信機等化機能を有する。信号の完全性を高め、トレース長の制限を緩和することもできます。これらの信号調整技術は標準FR-4材料の寿命を延長し、より高いデータレートをサポートすることができる。FR−4材料中の信号減衰のため、6.375 Gbpsで動作する場合、許容されるトレース長は数インチに制限される。プレエンファシス機能とイコライザ機能は、40インチ以上に拡張できます。
Stratix II GXデバイスなどのプログラム可能なプリエンファシス機能を統合した高性能FPGAがあるため、FR-4材料を使用して、最大トレース長とその他のレイアウト制限を緩和し、PCBボードのコストを削減することができます。プレエンファシス機能は、信号の高周波成分を効果的に増強することができる。Stratix II GXの4タッププリエンファシス回路は、信号成分の散乱（1ビットから別のビットへの空間拡張）を低減することができる。プリエンファシス回路は、最大500%のプリエンファシスを提供することができる。各タップは、データレート、トレース長、リンク特性に応じて、最大16レベルまで最適化できます。
Stratix II GX受信機は、信号減衰を補償するための利得段と線形等化器を含む。入力利得レベルに加えて、この装置は、ボード設計者が17 dBの最大等化レベルを有することを可能にし、16の等化レベルのいずれかを使用して、ボード損失問題を克服することができる。等化機能とプリエンファシス機能は、コンサート環境で使用することも、特定のリンクを個別に最適化するために使用することもできます。
設計者は、システムの実行時、またはカードがバックプレーンまたは他のシャーシに挿入された後に構成されたときに、Stratix II GX FPGAのプリエンファシスと等化フェーズを変更することができます。これにより、システム設計者は、プリエンファシスレベルと等化レベルを自動的に所定の値に設定する柔軟性を提供する。また、これらの値は、シャーシまたはバックプレーン上のどのスロットにボードを挿入するかによっても動的に決定できます。
EMIの問題とデバッグ
プリント基板による電磁干渉は、電流または電圧の時間的変化、および回路の直列インダクタンスに比例する。効果的な回路基板設計はEMIを最小限に抑えることができますが、必ずしも完全に除去されるとは限りません。「侵入者」または「熱」信号を除去し、地表面を適切に参照して信号を送信することで、EMIの削減にも役立ちます。最後に、現在の市場で一般的な表面実装コンポーネントを使用することも、EMIを削減する方法の1つです。
テストプローブや「釘床」テスターなどの従来の板調整方法は、これらの設計には適さない可能性があるため、複雑な高速PCB設計を調整してテストすることはますます難しくなっています。この新しい高速設計では、システム内プログラミング機能を備えたJTAGテストツールとFPGAが持つ可能性のある内蔵セルフテスト機能を利用することができます。設計者は、JTAGテストクロック入力（TCK）信号をシステムクロックに設定するために同じ基準を使用しなければならない。また、一方のデバイスのテストデータ出力と他方のデバイスのテストデータ入力との間のJTAGスキャンチェーン軌跡の長さを最小化することも重要である。
組み込み型高速FPGAを用いて成功した設計を行うには、ピン配列、回路基板材料とスタック、回路基板レイアウト、端末モードなど、十分な高速ボード設計実践とFPGA機能の十分な理解が必要である。内蔵トランシーバを適切に使用するためのプリエンファシス機能とイコライザ機能も重要です。以上の点を組み合わせて、安定した製造性を有する信頼性の高い設計を実現することができる。これらのすべての要素を慎重に考慮し、正確なシミュレーションと分析を加えることで、回路基板の原型が事故を起こす可能性を最大限に減らすことができ、回路基板開発プロジェクトの圧力を軽減するのに役立ちます。
