PCBニュース - PCB校正のための高精度高速A/Dコンバータクロック安定化回路設計

PCB補正データ変換器の主な機能は、通常の時間サンプリングからアナログ波形を生成するか、アナログ信号から一連の通常の時間サンプリングを生成することである。したがって、サンプリングクロックの安定性は非常に重要である。データ変換器の観点から見ると、この不安定性（すなわちランダムクロックジッタ）は、アナログデジタル変換器がいつ入力信号をサンプリングするかという不確実性をもたらすだろう。高速システムでは、クロックまたは発振器波形のタイミング誤差がデジタルI/Oインタフェースの最大レートを制限する。それだけでなく、通信リンクの誤り率を高め、A/D変換器を制限することもあります。（ADC）ダイナミックレンジにおいて、最適な性能を得るためのデータ変換器は、サンプリング及び符号化クロックを正しく選択することが極めて重要である。

PCB ADC防止回路

近年、海外では高速A/D変換器の研究が最も活発であり、基本的なFlash構造[2]にはサブレンジ回路構造（例えば、半フラッシュメモリ構造、パイプライン構造、多段構造、多段構造）などの改良された構造がいくつか登場している。実際には、これらは複数のフラッシュメモリ回路構造と他の異なる形式の機能回路からなる回路構造である。このような構成により、基本的なフラッシュメモリ回路構成の不足を補うことができ、高速、高解像度のA/D変換器を実現することができる。この構造は、長期にわたって存在するSARおよび積分構造に徐々に置換されつつあり、また、ビット毎の回路構造もある。これをさらに改善すると、折りたたみと呼ばれるa回路構造（Mag-AMps構造とも呼ばれる）が得られます。これはグレコードシリアル出力構造です。これらの回路設計技術は高速、高解像度、高性能A/D変換器の発展である。積極的な促進作用を果たした。

また、高解像度A／Dコンバータ回路設計技術において、Σ−Δ回路構造は現在非常にポピュラーな回路設計技術である。この回路構成は、高分解能低速または中速のA/D変換器だけではありません。SARと積分回路構造を段階的に置き換え、この構造とパイプライン構造を結合することで、より高解像度で高速なA/D変換器の実現が期待されている。

PCBアンチクロックデューティ安定化回路

新時代の兵器装備における電子システムの拡張と性能向上に伴い、電子システムの複雑性も増加している。電子システムのデータサンプリング、制御フィードバック、デジタル処理能力と性能を確保するために、現代軍用電子システムのA/D変換器に対する要求もますます高くなり、特に軍用データ通信システムとデータ収集システムに対する要求がますます高くなっている。高速・高解像度A／D変換器の需要が高まっている。クロックデューティサイクル安定化回路は高速回路として、高精度a/Dコンバータのコアユニットはコンバータの信号対雑音比（SNR）と有効ビット（ENOB）性能に重要な役割を果たしている。そのため、高速で高精度なA/D変換器を確保する必要がある。性能を向上させるためには、サンプリングクロックと符号化クロックが適切なデューティ比と小さいジッタを持つことを保証する必要がある。したがって、クロックデューティサイクル安定化回路の研究が必要である。

クロックデューティサイクル安定化回路は高速・高精度A/Dコンバータのコアユニットであり、また単独のクロックデューティサイクル安定化回路の製品はほとんどないため、高速・高精密A/Dコンバータでのみ報告されている。ADIの製品は他社製品に比べてサンプリング性能を向上させることができ、主にDCS（デューティ比安定化器）回路の改善のおかげである。DCS回路はクロック信号のジッタを低減する責任があり、サンプリングタイミングはクロックに依存する。信号については、各社の従来のDCS回路はジッタを0.25 ps程度にしか制御できなかったが、新しい高性能製品AD 9446とLTC 2208はジッタを50 fs程度に下げることができる。一般に、ジッタを減少させることでSNRを向上させ、有効解像度（ENOB：有効ビット数）を向上させ、16ビット量子化数に達しながら100 Msps以上のサンプリングレートを実現することができる。ジッタを制御せずにサンプリングレートを上げると、ENOBは減少し、必要な解像度を得ることができません。量子化ビット数を増やすことはできない。高性能A/D変換器の発展に伴い、DCS回路はより高速、より小さなジッタ、安定性の方向に発展することができる。表1に、海外のA/D変換器におけるクロックデューティサイクルを示す。安定化回路の主な技術パラメータ指標。

実際、これまでADの60 fsジッタは最小であった。現在、開口部のジッタは通常約1 psに制御されており、この数よりも数十ps高いジッタは実際には意味がありません。

PCBアンチクロック安定化回路の実現方法

現在の国内外の研究状況から見ると、高速ADCを安定させるためのクロック回路は主に位相ロックループ（phase locked loop、PLL）である。位相同期システムは本質的に閉ループ位相制御システムである。簡単に言えば、周波数と位相の面で出力信号と入力信号を同期させることができる回路であり、つまり、システムがロック状態（または同期状態）に入った後、発振器の出力信号と入力信号との位相差はゼロまたは一定に保たれる。位相同期ループは多くの優れた特性を持っているため、高性能プロセッサクロックの生成と分配、システム周波数合成と変換、および自動周波数同調追跡、デジタル通信におけるビット同期抽出、位相同期、位相同期逓倍分周などに広く応用できる。

本文は遅延位相ロックループDLL（delay locked loop DLL）の設計を提案した。実際には、PLLは主に位相判別器とフィルタを用いてフィードバッククロック信号と入力クロック信号を監視し、そして生成された電圧差制御電圧制御発振器を用いて入力クロックと類似の信号を生成し、最終的に周波数同期の目的を達成する。DLLの機能は、入力クロックとフィードバッククロックとの間に遅延パルスを挿入し、2つのクロックの立ち上がりエッジが整列するまで、同期が実現されると、入力クロックエッジとフィードバックパルスエッジが整列すると、オンチップ遅延位相ロックループDLLをすべてロックすることができる。クロックがロックされると、回路は調整されず、2つのクロックの間にも差はありません。このようにして、オンチップ遅延位相ロックループは、DLL出力クロックを用いてクロック分配ネットワークによる時間遅延を補償し、クロックソースと負荷を効果的に向上させる。間の時間遅延。まず、遅延線は発振器よりもノイズの影響を受けない。これは、波形中の破損したゼロクロスが遅延線の終端で消失し、発振回路を再循環することにより、より多くの遅延時間が発生するためである。次に、遅延時間はDLL中の制御電圧変化範囲内で急速に変化する、すなわち伝達関数は簡単にVCDLの増加KBCDLに等しい。簡単に言えば、PLLで使用される発振器は不安定性と位相オフセットの蓄積を有し、補償クロックが単独でネットワーク内の時間遅延を引き起こすと、PLLの性能を低下させることが多い。したがって、DLLの安定性と安定化速度はPLLよりも優れている。

土壌PCB校正の全体回路構造設計

クロックデューティ安定化回路の全体構成を図1の破線枠に示す。入力バッファアンプA、スイッチK 1、K 2、および遅延ロックリング（DLL）からなる。

サンプリングクロック周波数がDLL動作限界の下限を下回ると、スイッチK 1とK 2は上向きに閉じ、DLLはバイパスされる、スイッチK 1とK 2が下に閉じると、DLLは動作を開始し、入力クロックになるように入力クロック信号の位相を調整する。デューティ比は50%近く、ジッタは0.5 ps未満である。

土壌PCB遅延防止位相ロックリング（DLL）

遅延ロックループ（DLL）の構造は、電圧制御発振器の代わりに電圧制御遅延線（VCDL、電圧制御遅延線）を使用することを除いて、通常の位相ロックループ（PLL）と似ている。その構成図を図2に示す。一般的なDLLには、位相検出器、チャージポンプ回路、ループフィルタ、VCDLの4つの主要モジュールが含まれています。圧力制御遅延線は、一連の直列接続された圧力制御遅延可変電源によって形成されたオープンチェーンであり、その出力信号は入力信号の遅延ntdである。圧力制御遅延線の入出力は位相検出器に送られて比較され、位相ロックリングを通じて両者の間の位相差を1周期（同相比較）または半周期（逆相比較）にロックし、それから各遅延。ユニットの遅延時間はT/nまたはT/2 nであり、ここでnは遅延の段数である。

DLLにおける位相検出器の機能は、位相誤差を識別し、電圧発振器の出力周波数を制御するために電荷ポンプの誤差を調整することである。一般的な位相判別器の特性には、余弦、鋸歯、三角形があります。位相判別器はアナログ位相判別器とデジタル位相判別器の2種類に分けることができる。主な指標は次のとおりです。

（1）位相検出特性曲線。すなわち、入力信号の位相差に応じて位相検出器の出力電圧が変化する。この特性には、線形であり、大きな線形範囲を持つことが必要です。

（2）位相検出感度。すなわち、単位位相差による出力電圧は、v/raJの単位である。理想位相検出器の位相判別感度は、入力信号の振幅とは無関係であるべきである。位相判別特性が非線形である場合、通常は点Pt=0における感度として定義される。

（3）位相判別範囲、すなわち位相差に応じて出力電圧が単調に変化する位相範囲。

（4）位相検出器の動作周波数。

DLLのチャージポンプは実際には電荷スイッチであり、位相差と進角ヒステリシスを電流に変換し、1次キャパシタの積分作用によって制御電圧に変換し、その後このフィードバック制御電圧を利用して遅延時間を制御することができる。必要な位相遅延を実現するために。

DLLには2つの機能があります：1つはデューティサイクルの検出、もう1つは、時計のジッタを検出することです。遅延ロックはクロック周期の50%であるため、位相検出器（PDF）がデューティ比が50%より大きいことを検出すると、チャージポンプ（CP）はデューティ比を小さくするために上昇し、逆も同様で、デューティ比を大きくするために下降する。

以上、高精度、高速A/D変換器のクロック安定回路の設計を紹介した。IpcbはPCBメーカーやPCB製造技術にも提供されている