精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
PCB校正1 DSPシステム 安定で信頼できるDSPシステムを作るための干渉生成解析, 干渉はすべての局面から排除されなければならない, 完全に排除できなくても, 可能な限り最小限に抑えなければならない. DSPシステム, 主な干渉は以下の局面から来ます：1. 入出力チャネル干渉. 前方へのチャンネルと後方のチャンネル, DSPシステムのデータ取得リンクのような. 干渉はセンサを介して信号に重畳される, データ取得エラー. 出力リンク中, 干渉は出力データエラーを増加させる, または完全なエラーさえする, システムをクラッシュさせる. 光カプラデバイスは、入力および出力チャネルの干渉を低減するために合理的に使用することができる, そして、センサおよびDSP主システムの干渉は、干渉を電気的に分離するために用いることができる. 2. 電源システムの干渉. DSPシステム全体の干渉の主な原因. 電源はシステムに電力を供給しながら電源にノイズを加える. 電源線の回路設計中に電源線を分離しなければならない. 3. 宇宙放射結合干渉. 放射線による結合は通常クロストークと呼ばれる. 電流がワイヤを流れるときに発生する電磁場においてクロストークが発生する, そして、電磁場は、隣接するワイヤの過渡電流を誘導する, 近くの信号を歪ませる、あるいは誤りさえ生じる. クロストークの強度はデバイスとワイヤの幾何学的サイズと分離距離に依存する. DSP配線で, 信号線間隔が大きく、接地線に近い, より効果的なクロストーク低減. 2デザイン PCB 干渉の原因のために. 以下に、様々な干渉を低減する方法を示す PCB生産 DSPシステムのプロセス.
信号品質を改善するために, 配線の難しさを減らす, とシステムのEMCを増加させる, の多層基板の積層設計のDSP高速デジタル回路において PCB校正, 多層基板の積層設計は一般に採用される. 積層された設計は最短の戻り経路を提供できる, 結合面積を減らす, 差動モード干渉を抑制する. 積み重ねられたデザインで, 専用電力層と接地層の分布, and the tight coupling of the ground layer and the power layer is good for suppressing common mode interference (using adjacent planes to reduce the AC impedance of the power plane). 積層設計を例示するための例として、図1に示される4層基板を取る. これを採用するには多くの利点があります 4層PCB設計構造. トップ層の下にパワー層がある, そして、コンポーネントの電源ピンは、接地面を通過することなく直接電源に接続されることができる. The key signal is selected on the bottom layer (bottorn layer), 重要な信号配線スペースが大きいように, そして、デバイスは可能な限り同じ層に配置される. 必要でないならば, 2層部品ボードを作らないでください, アセンブリ時間とアセンブリの複雑さを増加させる. トップ層のような, 最上層成分が濃すぎるとき, 高さは制限され、低発熱装置, such as decoupling capacitors (patch) are placed on the bottom layer. DSPシステム用, 配線されるべき多数のワイヤがある, そして、層状デザインを採用, そして、導線は内側の層において、発送されることができる. 多くの貴重な配線スペースが伝統的なスルーホールによって浪費されるならば, ブラインド/埋込みビアは、配線面積を増やすために用いることができる.
PCBのレイアウト設計 DSPシステムの最高のパフォーマンスを得るために, コンポーネントのレイアウトは非常に重要です. DSPを置く, フラッシュ, SRAM, とCPLDデバイス最初, 配線スペースを慎重に考慮する, 次に、機能的独立の原理に従って他のICを配置する, そして最後にiの配置を考慮する/ポート. 上記のレイアウトを組み合わせて PCB サイズ：大きさが大きすぎる場合, 印刷ラインが長すぎます, インピーダンスが増える, ノイズ抵抗を低減する, そして、ボードのコストが増加しますif the PCB 小さすぎる, 放熱は良くない, そして、スペースは制限されます, 隣接する線は容易に妨げられる. したがって, デバイスは、実際のニーズに応じて選択する必要があります, 配線スペースと組み合わせる, そして、およそ PCB. DSPシステムをレイアウトするとき, 以下のデバイスの配置に特別な注意を払う.
(1) High-speed signal layout In the entire DSP system, 主な高速デジタル信号線は、DSPとフラッシュとSRAMの間にある, したがって、デバイス間の距離はできるだけ近いはずです, そして、それらの接続は、できるだけ短くなければなりません, そして、彼らは直接接続されるべきです. したがって, 伝送線路の信号品質への影響を低減するために, 高速信号トレースはできるだけ短いはずである. Also consider that many DSP chips with speeds up to several hundred MHz require a snake-shaped winding (delay tune). これは以下の配線で強調される.
(2) The layout of digital-analog devices is mostly not a single functional circuit in a DSP system. CMOSのデジタルデバイスおよびデジタルアナログ混成デバイスの多数は、使われる, だからデジタル/アナログレイアウトを分離する必要があります. アナログ信号装置はできるだけ集中する, そのため、アナロググランドは全デジタル信号の中央にアナログ信号に属する独立した領域を描くことができる, アナログ信号に対するデジタル信号の干渉を避けるために. いくつかのディジタルアナログハイブリッドデバイス, Dのような/コンバータ, 彼らは伝統的にアナログ装置と見なされている, アナロググラウンドに置かれる, そして、デジタルノイズがアナログノイズに対するデジタルノイズを減らすために信号源にフィードバックされるのを許すデジタルループを備えている.
(3) The layout of the clock As far as possible from the clock, チップ選択とバス信号, 私/oラインとコネクタは、できるだけ遠くに保たれなければなりません. DSPシステムのクロック入力は、干渉に非常に影響を受けやすい, そして、その処理は非常に重要です. 常に、クロックジェネレータができるだけDSPチップに近いことを確認してください, クロックラインをできるだけ短くする. クロック結晶発振器の外殻は、好ましくは接地される.
(4) Decoupling layout In order to reduce the instantaneous overshoot of the voltage on the power supply of the integrated circuit chip, デカップリングコンデンサは、集積回路チップに添加される, これは、電源に対するバリの影響を効果的に除去することができ、そして PCB . デカップリングコンデンサを追加することは、集積回路装置100の高周波ノイズをバイパスすることができる, そして、集積回路ドア開閉の即座の充電および放電エネルギーを提供して、吸収するためにエネルギー記憶コンデンサとして使うこともできて、閉めることができる.
For PCB校正 in the DSP system, 集積回路用のデカップリングコンデンサを配置する, DSPのような, SRAM, フラッシュ, etc., そして、チップの各々の電源およびグランドの間でそれらを加える, and pay special attention to the decoupling capacitors as close as possible to the power supply terminal (source) and IC component pins (pin). Ensure the purity of the current from the power supply terminal (sotlrce terminal) and the IC, そして、可能な限りノイズ経路を短くする. 図2に示すように, コンデンサの取り扱い, 大きなビアまたは複数のビアを使う, そして、ビアとコンデンサの間の配線は、できるだけ短くて厚くなければなりません. 2つのビアの間の距離が長すぎるとき, パスが大きすぎるので良くない最良のことは、デカップリングキャパシタの2つのビアができるだけ近いことである, ノイズが最短経路で地面に到達できるように.
