電子設計 - EMI抑制におけるPCB積層スタッキング設計の役割

EMI問題を解決する多くの方法があります. 最近のEMI抑制法を含む：EMI抑制被覆の使用, 適切なEMI抑制部品の選択, EMIシミュレーション設計. 最も基本から始まる PCBレイアウト, EMI放射の制御におけるPCB積層スタッキングの役割と設計技術について論じた.

パワーバス

ICの電源ピンの近くに適切な容量のコンデンサを適切に配置することにより、IC出力電圧がより速くジャンプすることができる。だがここで問題は終わらない。コンデンサの限られた周波数応答のために、コンデンサは完全な周波数帯できれいにIC出力を駆動するのに必要な高調波電力を生成することができない。加えて、パワーバス上に形成された過渡電圧は、デカップリング経路のインダクタンスを横切って電圧降下を形成し、これらの過渡電圧は、主共通モードEMI干渉源である。どのようにこれらの問題を解決する必要がありますか？

我々の回路基板上のICに関しては、IC周辺の電力層は、高周波エネルギーをクリーン出力のために提供するディスクリートキャパシタによって漏洩されるエネルギーの一部を収集することができる優れた高周波コンデンサとみなすことができる。また、良好なパワー層のインダクタンスは小さいので、インダクタンスによって合成された過渡信号も小さく、コモンモードEMIを低減することができる。

もちろん、デジタル信号の立ち上がりエッジがより速く、より速くなっているので、パワー層とIC電源ピンとの間の接続は可能な限り短くなければならない。そして、ICパワーピンが位置するパッドに直接接続するのがベストである。これは別々に議論する必要がある。

コモンモードEMIを制御するために、パワープレーンはデカップリングを助けなければならず、十分に低いインダクタンスを有する。このパワープレーンは、パワープレーンのよく設計されたペアでなければなりません。誰かが尋ねるかもしれない、どのように良い良いですか？この問題に対する答えは、電源の供給、層間の材料、および動作周波数（すなわち、ICの立ち上がり時間の関数）に依存する。一般的に、パワー層の間隔は6 milであり、層間はFR 4材料であり、平方インチ当たりのパワー層の等価キャパシタンスは約75 pFである。明らかに、層間隔が小さいほど、キャパシタンスが大きくなる。

100〜300 psの立ち上がり時間のデバイスは多くないが、現在のIC開発速度によれば、100〜300 psの範囲の立ち上がり時間の高いデバイスが占める割合が高い。100〜300 psの立ち上がり時間を持つ回路では、3 mil層間隔は、ほとんどの用途にはもはや適しない。その際，1 mil以下の層間隔で積層技術を使用し，fr 4誘電体材料を高誘電率材料に置き換える必要があった。現在、100〜300 psの立ち上がり時間回路の設計要件を満たすことができる。

将来、新しい材料と新しい方法が使用されるかもしれないが、今日のために、今日のために、一般的な1〜3 nsの立ち上がり時間回路、3～6 mil層間隔およびFR 4誘電体材料のために、それは通常、ハイエンドの高調波を扱うことができて、過渡信号を十分に低くするために十分である。本条で与えられたPCB積層スタッキング例は、3〜6ミルの層間隔を仮定する。

電磁遮蔽

信号トレースの観点から、良好な積層戦略は、1つまたは複数の層に全ての信号トレースを置くべきであり、これらの層は、パワー層または接地層の隣にある。電源に関しては、電力層が接地層に隣接しており、電力層と接地層との間の距離ができるだけ小さいことが、良好な積層戦略であるべきである。これは我々が「階層化」戦略と呼ぶものです。

PCBスタッキング

どのようなスタック戦略は、EMIを抑制し、抑制するのに役立ちますか？以下の積層スタッキング方式は、電源電流が単一の層に流れ、単一の電圧または複数の電圧が同じ層の異なる部分に分布していると仮定する。複数のパワー層の場合については後述する。

4層板

4層のボード設計にはいくつかの潜在的な問題がある。まず、信号層が外側層上にあっても、パワーが高く、接地層が内側層にある場合、厚さ62 mmの従来の4層基板は、パワー層と接地層との間の距離が依然として大きくなっている。

コスト要件が最初の場合は、次の2つの伝統的な4層のボードの選択肢を考慮することができます。これらの2つの解は、EMI抑制の性能を向上させることができるが、基板上の構成要素密度が十分に低く、コンポーネントの周囲に十分な領域が存在する（必要なパワー銅層を配置する）用途に適している。

第一は好ましい解決策である。PCBの外層は接地層であり、中間の2層は信号／電力層である。信号層上の電源は、電源電流の経路インピーダンスを低くすることができる広い線でルーティングされ、信号マイクロストリップパスのインピーダンスも低い。EMI制御の観点から、これは利用できる最高の4 -層PCB構造です。第2の方法において、外側のレイヤーは電源およびグラウンドを使用する。そして、中間の2つのレイヤーはシグナルを使用する。従来の4層ボードと比較して、改良はより小さく、層間インピーダンスは従来の4層基板と同じくらい貧しかった。

トレースインピーダンスを制御したいならば、上記スタッキングスキームは、パワーおよびグラウンド銅アイランドの下にトレースを配置するのに非常に慎重でなければならない。加えて、電源または接地層上の銅アイランドは、DCおよび低周波数接続性を確保するために、できるだけ相互接続されるべきである。

6層板

4層ボード上のコンポーネントの密度が比較的高い場合、6層のボードが最適です。しかし、6層基板設計におけるスタックスキームは、電磁場を遮蔽するのに十分でなく、パワーバスの過渡信号の低減にほとんど効果がない。

一般的な高性能6層ボード設計は、一般的に接地層として第1及び第6の層を配置し、第3及び第4の層はパワー及びグラウンドに使用される。パワー層と接地層の中間には2つの二重マイクロストリップ信号線層があるので、EMI抑制能力は優れている。この設計の欠点は、2つのルーティング層だけがあるということである。前述したように、外側トレースが短く、銅がトレースレス領域に配置される場合、同じ積層は、従来の6層基板でも達成することができる。

別の6層のボードレイアウトは、信号、グランド、信号、電源、グランド、信号は、高度な信号の整合性設計のために必要な環境を実現することができます。信号層は接地層に隣接し、パワー層と接地層は対になっている。明らかに、欠点は、層の不平衡積層である。

これは通常製造に支障をきたす。この問題の解決策は、第3層のすべての空白領域を銅で満たすことである。銅が充填された後に、第3の層の銅密度がパワー層または接地層に近い場合、この基板は、構造的にバランスのとれた回路基板として厳密にカウントすることができない。銅充填領域は、電源または接地に接続しなければならない。接続ビア間の距離はまだ1 / 20波長であり、どこにでも接続する必要はないかもしれませんが、理想的な状況下で接続する必要があります。

要約する

厚さ, ビア・プロセスおよび回路基板のレイヤーのナンバー 回路基板設計 問題解決の鍵ではない. 優れた積層スタッキングは、バスのバイパスとデカップリングを確実にすることです, そして、パワー層またはグラウンド層の過渡電圧を最小化する. 信号と電源の電磁場を遮蔽するキー. 理想的に, 信号経路層と戻り接地層との間には、絶縁分離層がなければならない, and the paired layer spacing (or more than one pair) should be as small as possible. これらの基本的な概念と原則に基づきます, 常に設計要件を満たす回路基板を設計することができる. 現在、ICの立ち上がり時間は非常に短く、短い, 本論文で論じた技術は、EMI遮蔽の問題を解決するために不可欠である.