Notizie PCB - La progettazione della lavorazione parallela con FPGA

Frequenza intermedia digitale

La cosiddetta frequenza intermedia, come suggerisce il suo nome, si riferisce a una forma di segnale di frequenza intermedia. La frequenza intermedia è relativa ai segnali in banda base e radiofrequenza. La frequenza intermedia può avere uno o più livelli ed è il ponte tra la banda base e la radiofrequenza.

FPGA

Come mostrato nella Figura 1, la sezione di media frequenza è implementata digitalmente, nota come media frequenza digitale. La tecnologia digitale IF di solito include conversione di frequenza up-down (DUC/DDC), attenuazione del fattore di picco (CFR) e predistorzione digitale (DPD).

DUC/DDC

DUC implementa la conversione dal segnale Baseband al segnale Passband. La frequenza di campionamento del segnale di banda base complesso in ingresso è relativamente bassa, di solito la frequenza simbolo della modulazione digitale. Il segnale della banda base viene filtrato e poi convertito in una frequenza di campionamento più elevata per modulare alla frequenza portante IF dell'NCO.

DUC di solito ha bisogno di completare una formatura di impulsi e quindi modulare il vettore di frequenza intermedio per guidare il convertitore analogico posteriore tramite DAC.

Il numero intero dello spettro di frequenza del segnale di banda base è realizzato dal filtro canale, solitamente da FIR. L'interpolazione realizza parzialmente la trasformazione e il filtraggio della velocità di campionamento del segnale, che possono essere raggiunti da CIC o FIR. Per un segnale a banda stretta, se è richiesta una trasformazione ad alta velocità di campionamento, il CIC sarà molto appropriato e sarà superiore al FIR in termini di prestazioni o risparmio di risorse.

NCO è un oscillatore a controllo numerico, noto anche come DDS, che può essere utilizzato per produrre una coppia di segnali portanti sinusoidali ortogonali e coseno che vengono mescolati con il segnale della banda base dopo l'interpolazione (aumentando la frequenza di campionamento) per completare lo spostamento spettrale.

A differenza del DUC, DDC fondamentalmente fa quanto segue:

1. Spectrum Down Move: Spostare il segnale digitale dell'ADC alla banda base dalla media frequenza allo spettro utile

2. Riduzione del tasso di campionamento: Ridurre i dati dello spostamento di frequenza dall'alto tasso di campionamento di ADC ad un livello appropriato di tasso di campionamento per decimaTIon.

3. Filtro canale: Prima che i segnali I/Q siano inviati alla banda base per l'elaborazione, devono essere filtrati aFPGAin

Infatti, la tecnologia di conversione digitale up-down è ampiamente applicata ed è una funzione indispensabile nella comunicazione wireless, nella rete TV via cavo (modem via cavo), nella trasmissione TV digitale (DVB), nelle apparecchiature di imaging medico (ultrasuoni) e nei campi militari.

CFR

Attualmente, molti sistemi di comunicazione wireless, come WCDMA, WiMAX, in cui il segnale di frequenza è solitamente composto da diversi segnali indipendenti in banda base. Il segnale IF sintetizzato ha un grande RaTIo Peak-to-Average e si conforma alla distribuzione FPGAussian. In generale, la regione lineare dell'amplificatore di potenza (PA) è limitata e la gamma di lavoro di PA corrispondente al segnale di frequenza intermedia del PAR più grande sarà ridotta, con conseguente diminuzione dell'efficienza PA. Pertanto, è molto importante ridurre il PAR del segnale IF prima di PA. Per realizzare questa funzione viene utilizzata l'attenuazione del fattore di picco (CFR). Contribuirà a garantire la linearità dell'uscita PA, ridurre la radiazione fuori banda e migliorare l'efficienza PA.

Attualmente, gli algoritmi CFR utilizzati in IF includono il bloccaggio del picco (Clip), il taglio del picco (Peak Windowing) e la riduzione del picco (Peak CancellaTIon). Le prestazioni e la realizzabilità del metodo di taglio di picco sono moderate. La riduzione dei picchi ha migliori caratteristiche fuori banda rispetto al taglio dei picchi, ma richiede più risorse del bus di campo.

DPD

Nei sistemi di comunicazione wireless, l'uscita PA è spesso richiesta per avere un'elevata linearità per soddisfare i severi requisiti degli standard di interfaccia aria, mentre l'amplificatore lineare è molto costoso. Al fine di migliorare l'efficienza di uscita e ridurre il più possibile il costo della PA, la non linearità della PA deve essere corretta. L'elaborazione pre-distorsione del segnale di ingresso di PA è una buona scelta.

Le implementazioni DPD rientrano in due categorie: tabella di ricerca (LUT) e polinomiale. I vantaggi e gli svantaggi dei due algoritmi sono illustrati nella Tabella 1.

Progettazione di frequenza intermedia digitale basata sull'elaborazione parallela di FPGA

Vantaggi dell'implementazione su FPGA

Implementazione della frequenza intermedia digitale da parte di FPGA

Con la maturità della tecnologia di comunicazione wireless a banda larga come WiMAX/LTE, anche il requisito della larghezza di banda digitale di frequenza intermedia dei dispositivi wireless è in aumento. Allo stesso tempo, le tecnologie multi-antenna come MIMO sono ampiamente utilizzate e anche il numero di canali di frequenza intermedia digitale sta aumentando rapidamente.

Per un requisito di larghezza di banda così elevato, molti processori DSP sono difficili da soddisfare all'applicazione pratica, mentre il chip dedicato (ASSP) manca della flessibilità corrispondente. La media frequenza digitale (IF) è implementata utilizzando FPGA, che può ben coordinare il conflitto tra potenza di elaborazione e flessibilità. Allo stesso tempo, Altera ha sviluppato un gran numero di progetti digitali di riferimento IF e IP per applicazioni 3G/4G, che semplificano la difficoltà di sviluppo dei progettisti e accorciano il ciclo di progettazione.

La caratteristica dell'hardware è che è adatto per l'implementazione del percorso dati con alta velocità e relazione logica semplice.

Attraverso la nostra analisi delle precedenti funzioni DDC e DUC, scopriamo che i principali moduli e le operazioni per DDC/DUC sono filtri CIC/FIR, NCO, interpolazione/decimazione, miscelazione. Questi processi sono fondamentalmente semplici, ma computazionali veloci, e sono molto adatti per l'implementazione del programmatore di campo.

D'altra parte, il vantaggio di un'architettura parallela rispetto a un processore DSP è quello di un FPGA. Una volta completato un modulo DDC/DUC, può essere esteso a più DDC/DUC con una semplice replica. Allo stesso tempo, un dispositivo ADC/DAC può collegare più canali di DC/DUC, il che semplifica il supporto dei sistemi multi-carrier (MulTI-carrier).

Tuttavia, a volte le risorse interne del bus di campo sono limitate. Multiplex DDC/DUC può anche fare multiplexing a divisione temporale e condividere un circuito DDC/DUC. Naturalmente, l'orologio di lavoro del circuito deve essere aumentato di un multiplo, purché le prestazioni del bus di campo siano all'interno della gamma consentita. Altera ha progetti di riferimento che supportano tra cui WCDM A, TD-SCDMA e WiMAX.

I circuiti CFR sono computazionali intensivi, come TD-SCDMA, con velocità di campionamento che vanno da 61,44 MHz a 92,16 MHz. L'elaborazione parallela basata su FPGA può essere completata facilmente.

Il DPD polinomiale è diviso in moduli avanti e indietro. Il modulo anteriore è un predistorter ed è costituito da più filtri FIR. È molto adatto per l'implementazione hardware su FPGA. Il nucleo IP di Altera può fornire un perfetto supporto FIR. I moduli inversi forniscono progetti di riferimento per algoritmi di convergenza specifici, come LMS, RLS e Altera. Per RLS, il progetto di riferimento di Altera utilizza la decomposizione QR, che abbrevia il tempo di convergenza e migliora la stabilità dell'algoritmo.

Risorse fornite da Altera

Altera ha fatto molto nel core IP, nella logica della colla di controllo, nella logica dell'interfaccia, negli strumenti e nei processi di progettazione, oltre a tenere conto della situazione reale delle applicazioni IF digitali nella progettazione dei dispositivi.

Le serie Cyclone e Stratix di Altera sono notevolmente migliorate sia in numero che in velocità in termini di memoria embedded e moltiplicano e aggiungono moduli sulle risorse dei dispositivi nel campo del campo programmabile FPGAte.

Per quanto riguarda i componenti IP core di DSP, Altera può fornire funzioni come FIR, NCO, CIC, CORDIC, ecc. Per un'integrazione di sistema facile da usare, esiste anche un'interfaccia unificata per l'interconnessione di questi moduli: l'interfaccia Avalon Streaming (Avalon-ST). Inoltre, per il riutilizzo e la demultiplexing multicanale, Altera ha progettato un Packet Format Converter per l'interfaccia Avalon-ST, che fornisce interfacce di tempo e spazio tra canali Avalon-ST singoli o multipli in ingresso e canali Avalon-ST singoli o multipli in uscita per il riutilizzo e la demultiplexing multicanale.

In alcune aree che richiedono flessibilità, come il DPD, il processore embedded Nos II di Altera funziona semplicemente. Ad esempio, sul percorso di feedback di DPD, può aiutare gli utenti ad aumentare le proprie routine di interpolazione in modo flessibile. Il processore incorporato Nios II può anche aiutare il sistema a fare alcune statistiche dei dati, riassegnazione dei parametri e altri lavori di gestione.

Nella progettazione di strumenti e processi di verifica, Altera porta avanti il processo di progettazione integrato di MATLAB/Simulink+DSP Builder+Quartus II. Come mostrato nella figura 3.

Simulink può anche integrare ModelSim e l'analizzatore logico incorporato SignalTap-II sull'FPGA per assistere gli utenti nella simulazione funzionale e nel debug. Inoltre, l'hardware nella funzionalità Loop (Hardware In Loop) può aiutare gli utenti a convalidare l'algoritmo di progettazione sull'hardware effettivo, accelerando al contempo la velocità di convalida.

Progetto di riferimento

WiMAX DUC/DDC

Il progetto di riferimento WiMAX DDC/DUC di Altera si basa su 1024 punti FFT OFDM con una larghezza di banda di lavoro di 10 MHz. La frequenza di campionamento del segnale della banda base è 11.424 MSps, o Symbol Rate. La frequenza di campionamento del segnale IF è 91.392 MSps. Dalla banda base alla media frequenza, è richiesto un totale di otto volte la variazione della frequenza di campionamento.

Come accennato in precedenza, il CIC è adatto per trasformazioni ad alta potenza a banda stretta dove sono richieste solo trasformazioni 8 volte e la larghezza di banda utile del segnale è 10MHz, quindi FIR è una scelta migliore per il filtraggio della decimazione o dell'interpolazione.

Quando dividiamo le funzioni, consideriamo le risorse e l'efficienza dell'implementazione, dividendo il filtro di rimodellamento e il filtro di interpolazione della decimazione in tre FIR da progettare: G(z) è responsabile del rimodellamento spettrale, solitamente filtro coseno ascendente (RRC); Q(z) è responsabile del filtraggio a doppia decimazione o interpolazione; P(z) è responsabile della decimazione quadrupla o del filtraggio di interpolazione.

Al fine di risparmiare le risorse del bus di campo e migliorare le prestazioni, il G(z) della frequenza di lavoro è progettato come FIR 111-ordine con banda di transizione stretta. Q(z) secondo, ordine 79; P(z) ha solo 39 ordini e la sua frequenza operativa. La risposta combinata dei tre filtri, mostrata nella Figura 5, soddisfa pienamente il modello (Maschera) richiesto da WiMAX.

Nell'implementazione specifica del bus di campo, consideriamo che le caratteristiche del filtro di I/Q sono identiche. Al fine di risparmiare risorse del dispositivo, multiplexiamo il FIR a tre stadi di I/Q. Cfr. figura 6.

Su DDC, mescoliamo prima il segnale IF 91.392 MSps con NCO attraverso Oversample a 182.784 MSps in due cicli di clock consecutivi, e poi attraverso FIR a tre stadi, otteniamo due segnali I/Q di 11.424 MSps.

Su DUC, FIR lavora a 22.848 MSps, 45.696 MSps e 182.784 MSps, rispettivamente. Aggiungendo i due segnali IQ di frequenza di miscelazione, si ottiene un segnale numerico reale di passaggio di banda con una frequenza di campionamento di 91.392 MSps.

Per il riutilizzo/demultiplexing multicanale, utilizziamo il modulo di conversione del formato pacchetto Valon-ST (PFC) di Altera per l'interconnessione dei moduli.

Un requisito tipico in una stazione base WiMAX è due antenne di invio e quattro antenne di ricezione, e questo progetto di riferimento può anche supportare due antenne di invio e quattro antenne di ricezione.

L'errore relativo di costellazione (Errore relativo di costellazione) di DUC è molto migliore del valore specificato attraverso la convalida della simulazione del progetto di riferimento. Ad esempio, alla velocità di 64QAM 3/4, l'RCE misurato è -55.29dB. La sensibilità di accettazione e gli indici di rifiuto del canale adiacente del DDC sono molto migliori del previsto.

CFR WiMAX

Il sistema WiMAX ha requisiti più elevati per CFR. A causa della modulazione 64QAM, l'ampiezza vettoriale di errore (EVM) richiede il 3%, che ha anche requisiti più rigorosi per il rapporto picco-media (PAR) e il rapporto di perdita del canale vicino (ACLR). Lo schema WiMAX CFR di Altera utilizza l'algoritmo Constrained Clipping del Georgia Institute of Science and Technology, che ha EVM 3%, PAR Reduction 5dB e molto piccolo spread fuori banda.

Progettazione di frequenza intermedia digitale basata sull'elaborazione parallela di FPGA

Progettazione di frequenza intermedia digitale basata sull'elaborazione parallela di FPGA

WiMAX DPD

La larghezza di banda media di WiMAX è superiore a 10 MHz e devono essere introdotti algoritmi adattativi come LMS/RLS, che richiedono un alto grado di capacità di elaborazione DSP e flessibilità per l'intero modulo DPD. I requisiti di progettazione possono essere soddisfatti utilizzando l'unità di co-elaborazione hardware NIOS II+FPGA di Altera.

Progettazione di frequenza intermedia digitale basata sull'elaborazione parallela di FPGA

Come mostrato nella Figura 8, il modulo anteriore è un predistortore ed è costituito da più filtri FIR. Nel link inverso, raccogliamo un set di 64 campioni nella cache di esempio. In, il processore incorporato Nios può aiutare a calcolare l'input di CORDIC, e l'acceleratore CORDIC esegue la decomposizione QR. Nios esegue quindi una conversione inversa per aggiornare i coefficienti dei filtri FIR nel collegamento avanti. Utilizzando l'acceleratore NIOS+CORDIC soft processor per completare il funzionamento della matrice triangolare superiore di QRD_RLS è flessibile e possiamo regolare il numero di acceleratori CORDIC per aumentare l'inverso. Trasmissione dati al modulo.