PCB科技 - 關注複雜設計中的信號完整性

Abstract: In SoC 設計, 訊號之間的耦合將導致信號完整性問題. 忽略信號完整性問題可能會導致訊號之間的串擾, 和可靠性, 可製造性和系統性能也將降低. 本文在ASIC中描述了解决晶片中信號完整性問題的方法 設計.

對於 專用集成電路（ASIC）設計, 由於標準電池的應用, 縮短開發週期, 電池之間的保護區更鬆散, 標準電池的效能被浪費了. 因此, 高端ASIC晶片的關鍵 設計 是為了確保在較短的開發時間內交付高性能晶片.

隨著工藝科技的發展，引起訊號串擾的可能性越來越大。 金屬佈線層的數量不斷增加：從0.35um工藝中的4或5層新增到0.13um工藝中的7層以上。 隨著佈線層數量的新增，相鄰通道的電容也將新增。 此外，當前複雜設計中電路門數量的快速新增需要越來越多的互連線。 長導線上的電阻將增大，由於互連導線橫截面的减小，越來越薄的金屬導線也將增大電阻。 即使使用現有的銅線互連工藝，這個問題也無法解决，但它只會延遲解决電阻問題的時間。

顯然，這些相鄰訊號線之間的影響主導著設計決策，需要一個與過去不同且更精確的模型。 一個訊號對另一個訊號的影響與訊號之間的相對相位有關。 對於相同相位的訊號，將小型接收器和發射器連接到0.5mm長的訊號線的受害網絡將加速30%。 對於1mm長的訊號線，受害者網絡將加速40%。 對於相位相反的訊號，帶有小型接收器和發射器並連接到0.5mm長訊號線的受害網絡將减速70%。 當訊號線長度為1mm時，訊號將减速100%以上。

解决訊號串擾問題的一種方法是新增金屬訊號線之間的間距。 通過加倍訊號線間距，可以將0.5mm訊號線上的訊號串擾從70%减少到20%。 對長訊號線（1mm訊號線）的干擾也將從100%减少到40%。 然而，訊號之間的串擾仍然存在，通過加倍金屬線間距來减少訊號之間串擾的方法將新增晶片面積並新增佈線難度。

採取遮罩措施

解决上述問題的另一種方法是採取遮罩措施。 在訊號線兩側新增電源線或地線，訊號串擾將大大减少。 為系統添加遮罩措施還要求所有組件都有良好的旁路，同時應確保電源和接地盡可能“乾淨”。 事實上，從面積的角度來看，這種解決方案比將金屬線間距加倍的方法更糟糕。 這是因為在這種情況下，訊號線間距是最小線間距的4倍，囙此這種接地-線間距方法將使佈線的複雜性新增一個數量級。

然而，遮罩方法可能更適用於某些訊號線。 例如，時鐘線具有非常高的速度，並且最大的驅動器和緩衝器連接到此類訊號線。 鎖相環科技可以補償驅動器和緩衝器上額外的訊號延遲。 適當的佈局可確保全天候訊號形成隔離環境，從而將時鐘訊號對數據訊號的干擾降至最低。

在這種方法中，設計工程師使用選取和分析工具來檢測容易出現信號完整性問題的區域，然後選擇其中一些區域並解决該區域的問題。 如果有問題的訊號線彼此隔離，則重新佈線可以解决問題。 更簡單的方法是更改驅動器的大小，並向受害者網絡添加緩衝區。

邏輯綜合過程總是根據線上負載的近似估計值選擇適當的驅動程序。 一般來說，邏輯綜合總是選擇一個更强的驅動器來實現預期負載的過度補償。 然而，在物理設計完成之前，荷載實際上是未知的，與預期荷載情况相比，實際荷載可能在-70%到+200%之間變化。 最壞的情况可能是，短期駕駛員的負載過大，隨後是長期駕駛員的負載較輕。 驅動程序問題的一個解決方案是使用緩衝區劃分長線。 這可以减少線路長度和耦合電容，還可以將緩衝器輸入端的負載降低到單個負載的水准。 該科技確保在緩衝區放置和路由過程中進行微小更改，以確保實現底層規劃和優化。 在設計流程中添加靜態計時分析步驟可以處理雜訊和延遲問題。 其目的是將解决串擾和定時的步驟集成到一個流中。 首先，這些工具在放置和佈線後選取寄生參數。 其次，根據選取的負載模型，在不考慮串擾影響的情况下計算訊號延遲。 然後在設計中標記這些選取的延遲，並使用靜態計時分析工具確定不正確的計時。 在獲得定時視窗的第一個近似值後，設計工程師添加由於串擾引起的延遲，並檢查定時是否會超過指定的定時視窗。 完整的設計流程需要進行3次靜態時序分析。

可靠性和可製造性

當今業界的趨勢是，晶片門的數量不斷增加，並且隨著特徵尺寸的縮小，晶片的效能也得到了改善。 摩爾定理指出，時鐘速度和電路門的數量每18個月翻一番。 為了保持設計中的安全工作極限，工藝科技的不斷完善要求電源電壓必須相應降低。 同時，每個電路門上的功耗也在降低。 每個門上電源電壓的降低和功耗的降低總是跟不上門數量的新增和時鐘頻率的新增。

例如, 在新一代工藝科技中, a high-performance 過程or has a planned power consumption of 300W under 這個 condition of a 1.8V電源電壓. ASIC晶片的平均尺寸將達到3400萬個門, 時鐘頻率將超過450MHz. 下一代ASIC晶片的電源電流將遠高於現有晶片. Compared with 這個 same ASIC 設計 在0中.35um工藝, 0的功耗.18um ASIC晶片將超過6倍, 電流強度將超過10倍.

功耗和電流的新增將導致電子遷移。 由於電流的流動，在大功率單向網絡上會有金屬遷移，尤其是當電流流過訊號線的彎曲處或流入一個小空間時。 雙向電流流經的訊號線高電阻處的自熱現象也會導致遷移問題。

晶片特徵尺寸的縮小還需要相應减小栅氧化區的尺寸。 開關電路中的高電位區可以在栅氧化區捕獲電子。 氧化區的破壞和相應門閾值的變化是一個累積過程，與開關頻率有關，並取決於訊號轉換率。

如果開關頻率保持在安全極限以下，則可以預測設備的正常工作壽命。 然而，面臨的挑戰是開發一種新的方法來控制與高於安全極限的頻率或轉換率相對應的熱電子效應。 用戶必須充分描述這些效果。 首先，他們必須類比內部標準電池電路的瞬態條件。 然後，他們必須將電流密度限制下的類比結果與實際矽片結構的測試結果進行比較。 最後，他們需要創建一個能够準確反映實際設備和流程科技的設備模型。

電路分析遵循許多不同的方法，所有這些方法都需要計算實際的開關頻率。 解决這個問題的一種方法是基於特徵模型來類比所有電路的精確響應。 另一種方法是開發一個概率模型，以接近矽結構中的實際行為。

為了解决與金屬遷移和熱電子注入相關的問題，第一種方法是在長導線上插入緩衝器，這通常具有更高的電流和更快的訊號切換速度。 需要強調的是，如果緩衝速度剛好低於驅動器，這種方法可以减少訊號線上的負載電容，降低訊號轉換率。 另一種可能的解決方案是更換驅動器和接收器單元。

天線效應和雜訊

金屬層上的电浆蝕刻過程迫使電荷積聚在IC的柵極上。 越來越小的柵極面積與不斷增加的互連訊號線長度之比將導致電容性分壓，這將進一步損壞設備，這是一個累積過程。 最小化這種天線效應的基本方法是限制金屬面積與周長的比率，以及限制栅格面積與周長的比率。 採用這樣的規則可以减少電荷積累和轉移的過程。

另一種替代策略是使用依賴於天線補償佈線規則的佈線工具。 這樣，可以防止或最小化天線電流，但這種方法的成本是晶片面積更大。 另一種可能的方法是將長天線連接到擴散區域，並使用擴散電阻將電荷轉移到其他區域（如基板）。 最後，插入緩衝器還可以縮短線路長度，並插入擴散電阻器（P型或N型輸出電晶體通道）作為電源或接地的電阻路徑。

功耗和供電電流的新增也會帶來其他問題。 大電流將導致電源線上的電壓下降。 囙此，當電流流過非零電阻電源網絡時，將產生IR壓降，從而降低到達柵極的電壓。 降低供電網絡電阻的方法受到晶片面積和佈線擁塞的限制。 物理驗證階段的選取和分析需要一個複雜的全晶片類比和分析過程，其中包括瞬態過程、電感和電容效應的類比和分析。

然而，在完成佈局和佈線後，解决上述問題的可能性很小或沒有，囙此情况會更糟。 解决功耗問題的最佳方法是在設計的早期階段，甚至在RTL設計階段，認真研究設計規劃和實施策略。 RTL的高精度功耗分析必須與邏輯和物理實現相聯系，以確保最終設計的質量。

新一代設計工具

為了解决上述問題，整個設計過程需要進一步陞級，成為一套可以考慮各種不同影響和設計評估的工具。 工具必須具有傳輸智慧數據的能力。 例如，支持數學模型的新興高級庫格式（ALF）標準可以傳輸多個内容，而無需修改原始計算和數據格式。 對於高度複雜且要求很高的新設計，有必要在設計過程的早期階段規劃問題的解決方案，因為此時的糾正是最有效的。 設計、驗證、佈局和佈線以及最終物理驗證之間的連結都需要一致的資料交換，而無需修改數據或執行其他計算。

通過ALF，用戶可以生成測試向量來檢查功耗和電子遷移，同時還可以測試晶片的功能。 測試向量可以使用選取的晶片數據的概率參攷，以確保必要的準確性。 使用此方法可以仔細檢查整個設計過程。 在設計的早期寄存器級設計過程中，工程師可以通過仔細規劃、底層規劃和功率分析來最小化訊號串擾。 為設計的某些部分開發的非同步時鐘驅動器將减少整個晶片的併發開關電源浪湧，同時减少電源網絡上的雜訊和IR降。

不幸的是，現有的商務軟體工具對下一代產品設計的應用價值非常有限。

雖然大多數ASIC製造商都有自己的內部工具開發團隊，這些開發部門的主要工作是將一些單獨的工具集成到一個完整的流程中，並為這些工具設計一些自動化操作環境，以便這些工具可以基於自動腳本運行。 由於現有的商務軟體工具無法解决設計所面臨的問題，在不久的將來，我們將看到ASIC製造商內部開發的設計工具的數量將繼續新增。

然而, the problem with the tools developed by ASIC vendors is that these tools require more support 和 training than commercial software tools, 因為ASIC供應商中的工具開發人員不負責使工具易於使用和維護. . 他們只是試圖為內部用戶面臨的一些關鍵問題提供快速解決方案, the 設計 工程師團隊.