PCB科技 - 利用串列RapidIO交換處理高速電路板的信號完整性設計

這個 sign一l integrity (SI) problem is becom慣性導航與制導 an 問題 of increasing concern for digital 硬體 設計ers公司. 作為無線基站, 無線網路控制器, 有線網路基礎設施, 軍用航空電子系統新增了資料速率頻寬, 環行 板 設計 變得越來越複雜.

現時，晶片間的高速串列連結已被廣泛用於提高整體輸送量效能。 處理器、FPGA和數位信號處理器可以相互傳輸大量數據。 此外，數據可能必須從電路板發送，並通過背板傳輸到開關卡，開關卡可以將數據發送到主機殼中的其他卡或“系統”中的其他卡。 支持RapidIO的交換機可以實現這些不同組件之間的互連，廣泛用於滿足這些應用的實时頻寬要求。

本文主要討論與高速介面設計（RapidIO交換的主要功能支持這些高速介面設計）相關的信號完整性問題以及其他相關事項。 快速切換功能的優化是為了在高速設計中實現更高的信號完整性。

高速介面設計挑戰

訊號質量對系統的各個方面都非常重要。 對於串列RapidIO，訊號質量由接收到的眼圖大小量化。 接收眼圖是一個無限連續的軌跡，其中波形將與之前的軌跡重複。 眼圖打開得越大，訊號質量越好。

訊號質量可能受到多方面的影響：訊號通道中的雜訊或其他雜亂訊號、訊號通道佈線不良、外部源的傳導或輻射以及系統本身產生的雜訊。 上述所有因素的組合將導致接收眼圖縮小。 除了板級問題外，信號完整性還可能受到連接的源（發送端）和目標（接收端）的影響。 囙此，應在整個系統級信號完整性中考慮源和目標IC特性。

板級設計注意事項

就電路板設計而言，應考慮的常見因素包括：

1、電路板的電源輸入、就地調節器的輸出和分配

2、時鐘生成與分配

3、解耦

4 印刷電路板 基本資料

5、晶片間連接

6、電路板與背板連接

電路板堆疊和阻抗控制

機架間連接器、電纜和連接器

當工作頻率高於300MHz時，需要修改適用於低頻電路板設計的大多數設計最佳實踐。 必須考慮波長與電路板尺寸相當時產生的因素。 這不僅適用於基頻的波長，也適用於構成完整波形的傅立葉（頻域）分量。

FR4資料仍然可以成功地用作電路板的基本資料，但在更高的頻率下，不僅需要考慮資料的介電常數，還需要考慮損耗因數。 過孔的設計也變得非常重要，因為未使用管長度的阻抗（在較低頻率下影響可忽略不計）將與較厚電路板和背板的阻抗不匹配。 最好完成設計後類比，以提請注意信號完整性不理想的佈線，並指出串擾區域。

電路板上信號完整性的具體問題是由高速處理器匯流排和高速記憶體介面的存在、時鐘產生和時鐘雜訊以及各種電路板雜訊源引起的，通常包括：單端並行匯流排、電源分配、阻抗匹配、地彈、串擾和時鐘產生。

串列快速開關

串列RapidIO互連可用於處理上述一些信號完整性問題。 RapidIO是晶片、電路板和主機殼之間互連的成熟開放標準。 它由嵌入式計算領域的領先製造商設計，以滿足無線基礎設施、網絡、存儲、科學、軍事和工業市場的設備需求。 可靠性、成本效益、效能和可擴展性要求。

RapidIO是一種點對點數据包交換互連協定，旨在滿足當前和未來嵌入式應用的需求。 RapidIO實體層1x/4x連結串列規範可以滿足使用電子串列連接的設備的實體層介質要求。 本規範定義了使用單向差分信令的設備之間的全雙工串列實體層介面（連結）。 此外，對於需要更高連結效能的應用程序，它還允許組合四個串列連結。 它還定義了連結管理和通過連結傳輸數据包的協定。

RapidIO系統的體系結構由端點組件和連接端點的交換結構組成。 假設端點是郵件系統中的起點，交換機是攔截包裹並將其發送到目的地的郵局。 RapidIO互連體系結構根據規範分為分層體系結構，包括邏輯層、公共傳輸層和實體層。 RapidIO協定的實體層由晶片序列化器反序列化器（SerDes）處理。 SERDE的特性對硬體設計者在設計電路板時所面臨的信號完整性問題有一定的影響。 交換機設計的許多其他方面也會影響信號完整性。

快速切換的特性簡化了電路板設計並實現了高信號完整性

時鐘生成

就啟動器而言，sRIO開關必須具有實現低抖動的無雜訊時鐘訊號。 低抖動訊號基本上具有低相位雜訊的特點。 如果新增輸入時鐘訊號以獲得更高頻率的輸出信號，則必須優化晶片電路以產生最小的相位雜訊。 Tundra的Tsi57x串列RapidIO交換機通過使用125MHz和155MHz時鐘以及集成的低雜訊放大PLL產生高達3.125Ghz的輸出信號。 許多產品使用獨立的電路來實現上述功能，囙此它們無法像Tundra開關晶片那樣實現低抖動。 輸出信號的清晰度不如使用Tundra開關晶片時，這使得電路板設計難以容忍上述其他板級信號完整性問題。

可程式設計傳輸預加重和接收機均衡

在 設計 高速的 環行董事會, since the signal is transmitted from 晶片 to the chip through the 環行 板 或通過背板, 需要考慮訊號衰减. 簡言之, 當到達終點時，實際訊號的强度將降低, 並且可能發生相移. 通常地, 在所有媒體中, 高頻諧波具有更大比例的低頻諧波衰减. 增强整體訊號是不够的, 因為它增大了雜訊地板，並且不能解决相移問題. Serial RapidIO switches and endpoints (like 全部的 other high-speed 設計s such as GbE and 10GbE) utilize technology to avoid this problem and maintain the integrity of the original signal.

要瞭解傳輸預加重和接收器均衡的效果，可以查看眼圖。 目標是“大開眼界”。 如果不使用這些科技，眼圖將開始“關閉”。

傳輸預加重科技可以為傳輸訊號新增高頻，以解决訊號衰减和端點間相移的問題。 囙此，傳輸預加重不是簡單地放大所有頻率（這種方法還會新增開關晶片的整體功耗），而是可以通過傳輸功能有效地增强輸出波形，新增輸出波形的高頻，並使用虛擬組件對其進行控制。 執行相移以解决傳輸介質引起的相移。 這種方法對於保持信號完整性和保持眼圖非常有效。

Although transmission 預處理-emphasis is usually applied in many high-speed ICs to optimize overall system-水平儀 signal integrity, “發送端”的傳輸預加重應與“接收端”的接收機均衡一起使用. 接收機均衡使用增强器傳輸功能來補償由 電路板 和背板. Since these transmission losses occur before the signal reaches the destination IC (in this article, the serial RapidIO switch), usually the switch must take measures before the signal is sent to the next transmission part (another switch) or endpoint in the system Compensate for these losses. 接收機均衡的效果與傳輸預加重的效果相似, 可以提高整體信噪比. 注意：連接到開關晶片的每個連結可能具有不同的特性.

類似地，每個連結的接收機均衡需求將不同，並且需要在使用之前對其進行程式設計。 所有Tundra RapidIO Tsi57x交換機都具有此功能，就信號完整性而言，此功能將大大簡化系統級設計。

同步和非同步交換設計

串列RapidIO標準支持3種不同的連結速率：1.25G波特、2.5G波特和3.125G波特。 交換可以分為兩類：同步和非同步。

同步交換是指所有埠必須以相同速度運行的交換。

非同步交換是指每個埠都可以按照特定連結的業務需求所需的頻率進行操作的交換。

在大多數應用中，最好的解決方案是非同步切換，它不僅具有以較低的系統總功耗滿足通信需求的優勢，而且在信號完整性方面對串擾的影響也較小。

包裝和互連

信號完整性問題可能在很大程度上受到包裝和基本資料設計的影響。 例如，高性能倒裝晶片和引線鍵合封裝可以改善功率傳輸並减少回波損耗。 對於RapidIO開關，改善阻抗匹配以保持100歐姆的差分阻抗和低變化非常重要。 倒裝晶片封裝有助於改善上述情况。

高效球面映射

矽晶片供應商可以選擇球形映射來簡化從晶片到球網格的訊號傳輸，但其作用並不限於此。 在理想情况下，在設計球形映射時，將考慮整個系統級實現。 例如，在設計球形地圖時，請記住將週邊IC連接到開關晶片。 應優化設計，以儘量減少層數和所需面積，從而提高最終設計的信號完整性。 配備了相當密集的球形映射的IC需要電路板上的許多層來將訊號發送出IC，這導致了高成本的系統級設計。 另一個問題是訊號通道之間的串擾，這在上面討論同步和非同步快速交換之間的差异時提到。 與訊號通道之間的串擾和有效的球形映射密切相關的一個問題是電源和接地引脚之間的間距。 如果在一個小封裝中插入了太多的串列RapidIO埠，則可能會由於串擾而導致信號完整性問題，從而在訊號從交換機傳輸到端點時導致“閉上眼睛”。

設計慣例技能

現在，讓我們回顧信號完整性的另一個方面，即板級設計問題。 設計師可以採用許多設計準則來控制譟音的影響。 通常，良好的設計實踐可以幫助電路板設計者控制板級通信產生的訊號雜訊，包括限制外部雜訊源和解决設備本身的雜訊。

首先，所有設計應使用正確的跡線寬度、間距和拓撲，以確保每條跡線的阻抗與其傳輸設備匹配。 阻抗失配可能會影響前緣和後緣的質量、設定延遲時間、串擾和EMI。

必須確保同步訊號組之間有足够的通道間隔，並且必須限制通道長度，並且必須最小化差分對訊號之間的偏移。 佈線時，應儘量減少佈線層過渡的數量，以限制寄生效應。 在不必要的電感和雜散電容中使用過孔的成本非常高，應將其降至最低。 除BGA焊盤外，每個通道通常最多允許兩個過孔。

徹底驗證信號完整性至關重要。 使用估計的寄生因素，設計前分析可以提供理解設計效能所需的數據，但準確的設計後寄生因素可以提供發現潜在信號完整性問題所需的詳細資訊。 使用此方法，可以創建用於類比的電路網表並記錄結果。

如果通道和訊號通道盡可能縮短、被接地層遮罩或物理上彼此分離，並注意避免阻抗失配或任何導致諧振的配寘，則可以獲得良好的信號完整性。

選擇串列RapidIO開關晶片，實現更高的信號完整性

怎麼做 設計ers選擇串列RapidIO交換機? Just as 好的 設計 實踐可以幫助 環行 板 設計ers控制由 環行 板-水平儀 communications, hardware 設計ers需要積極考慮時鐘生成的特性, 傳輸預加重和接收機均衡, 優化包裝科技, 有效球面映射, and 這個 asynchronously 設計ed串列RapidIO開關可確保系統級的高信號完整性 設計. 明顯地, 什麼時候 choosing a serial interface, 晶片由 設計er不僅必須具有適當的功能, 也是一個交換晶片 設計ed解决高速訊號問題.

現時，Tundra Semiconductor Corporation可以提供3代具有上述特性的系列快速交換產品。 Tsi 57x產品線包括Tsi574、Tsi576和Tsi578。 埠數量從4個到16個不等，工作速度從1.25G到3.125G不等。 每個埠支持x1和x4通道可供選擇，每個埠的功耗為120到200mW。 Tsi57x產品線具有本文所述的所有信號完整性功能，包括傳輸預加重和接收機均衡。 與之前的Tsi56x產品線相比，該產品新增了一些新功能，包括多播功能和矩陣效能監控。 此外，許多高級通信管理功能已經過優化，以滿足無線基站、無線網路控制器、有線網路基礎設施和軍用航空電子系統等應用的高性能要求。

本文摘要

通過以上分析可以發現，如果您熟悉基本設計規則，當系統中使用高頻互連（如串列RapidIO）時，可以避免任何與信號完整性差相關的傳統問題，如雜訊、瞬態效應、串擾或抖動。