PCB科技 - 高速PCB可控性與電磁相容性設計

（1.）電子系統設計面臨的挑戰

隨著系統的大規模新增 設計 複雜性和集成, 電子系統 設計ers公司 are engaged in circuit 設計 100MHZ以上, 母線工作頻率達到或超過50MHZ, 有些甚至超過了100MHZ. 現時, 約50% 設計時鐘頻率超過50MHz, 近20%的 設計時鐘頻率超過120MHz.

當系統以50MHz工作時, 會有傳輸線效應和信號完整性問題； 當系統時鐘達到120MHz時, unless 高速電路設計 使用知識, 印刷電路板s 設計基於傳統方法的ed將不起作用. 因此, 高速電路 設計 科技已經成為 設計 電子系統的方法 設計ers必須採用. 的可控性 設計 只能通過使用 設計 高速電路科技 設計ers.

（2）什麼是高速電路

一般認為，如果數位邏輯電路的頻率達到或超過45MHZ～50MHZ，而工作在該頻率以上的電路已經佔據了整個電子系統的一定份額（例如1/3），則稱之為高速電路。

事實上，訊號邊緣的諧波頻率高於訊號本身的頻率。 訊號的上升沿和下降沿（或訊號跳躍）會導致訊號傳輸中出現意外結果。 囙此，一般同意，如果線路傳播延遲大於數位信號驅動端上升時間的1/2，則此類訊號被視為高速訊號並產生傳輸線效應。

訊號傳輸發生在訊號狀態改變的瞬間，例如上升或下降時間。 訊號從驅動端到接收端經過一段固定的時間。 如果傳輸時間小於上升或下降時間的1/2，則接收端的反射訊號將在訊號改變狀態之前到達驅動端。 相反，訊號改變狀態後，反射訊號將到達驅動端。 如果反射訊號很强，疊加波形可能會改變邏輯狀態。

（3）高速訊號的測定

以上我們已經定義了傳輸線效應發生的前提條件，但我們如何知道線路延遲是否大於驅動端訊號上升時間的1/2？ 通常，訊號上升時間的典型值可以在設備手册中給出，訊號傳播時間由印刷電路板設計中的實際佈線長度確定。 下圖顯示了訊號上升時間與允許佈線長度（延遲）之間的對應關係。

上每組織英寸的延遲 印刷電路板 是0.167ns. 然而, 如果有許多過孔, 許多設備引脚, 以及在網絡電纜上設定的許多約束, 延遲將新增. 通常地, 高速邏輯器件的訊號上升時間約為0.2ns. 如果板上有砷化鎵晶片, 最大接線長度為7.62毫米.

設Tr為訊號上升時間，Tpd為訊號線傳播延遲。 如果是4Tpd，訊號會落在安全區域。 如果2Tpd–Tr–4Tpd，則訊號落在不確定區域。 如果Tr–2Tpd，則訊號落在問題區域。 對於落在不確定區域和問題區域的訊號，應使用高速佈線方法。

（4）什麼是傳輸線

上的痕迹印刷電路板板can be equivalent to the series and parallel capacitance, 電阻和電感結構如下圖所示. 串聯電阻的典型值為0.25-0.55歐姆/脚. 因為絕緣層, 並聯電阻的電阻通常很高. 添加寄生電阻後, 實際電容和電感 印刷電路板 裝電線, 接線上的最終阻抗稱為特性阻抗Zo. 鋼絲直徑越寬, 離電源越近/地, 或絕緣層的介電常數越高, 特性阻抗越小. 如果傳輸線和接收端的阻抗不匹配, 輸出電流訊號和訊號的最終穩定狀態將不同, 使訊號在接收端反射, 該反射訊號將被傳輸回訊號傳輸端並再次反射回來. 隨著能量的减少, 反射訊號的振幅將减小，直到訊號的電壓和電流穩定. 這種效應稱為振盪, 訊號的振盪通常可以在訊號的上升沿和下降沿上看到.

（5）輸電線路效應

基於上述定義的傳輸線模型，綜上所述，傳輸線將給整個電路設計帶來以下影響。

反射訊號

–延遲和計時錯誤

反復越過邏輯級閾值錯誤錯誤錯誤切換

–過沖/欠沖

-感應雜訊（或串擾）

電磁干擾輻射

5.1反射訊號

如果記錄道未正確終止（終端匹配），則來自驅動端的訊號脈衝會在接收端反射，從而造成意外影響並扭曲訊號輪廓。 當畸變非常嚴重時，可能會導致各種錯誤並導致設計失敗。 同時，失真訊號對雜訊的敏感性新增，這也可能導致設計失敗。 如果不充分考慮上述情况，EMI將顯著增加，這不僅會影響其自身設計的結果，還會導致整個系統的故障。

反射訊號產生的主要原因是：記錄道過長； 未通過匹配、過大電容或電感以及阻抗失配終止的傳輸線。

5.2延遲和定時錯誤

訊號延遲和定時錯誤表現為：當訊號在邏輯電平的高閾值和低閾值之間變化時，訊號在一段時間內不跳變。 訊號延遲過大可能會導致定時錯誤和設備功能混亂。

當有多個接收器時，通常會出現問題。 電路設計者必須確定最壞情况下的延時，以確保設計的正確性。 訊號延遲的原因：驅動器超載，接線過長。

5.3多次越過邏輯電平閾值錯誤

在轉換過程中，訊號可能多次超過邏輯電平閾值，從而導致此類錯誤。 多次越過邏輯電平閾值的錯誤是訊號振盪的一種特殊形式，即訊號振盪發生在邏輯電平閾值附近，多次越過邏輯電平閾值將導致邏輯功能紊亂。 反射訊號的原因：較長的記錄道、未端接的傳輸線、過大的電容或電感以及阻抗不匹配。

5.4過沖和欠沖

過沖和欠沖有兩個原因：軌跡太長或訊號變化太快。 儘管大多數元件接收端都由輸入保護二極體保護，但有時這些超調水准將遠遠超過元件電源電壓範圍，並損壞元件。

5.5串擾

串擾表現為當訊號通過訊號線時，相關訊號將在印刷電路板上與其相鄰的訊號線上感應。 我們稱之為串擾。

訊號線離地越近，線間距越大，產生的串擾訊號越小。 非同步訊號和時鐘訊號更容易產生串擾。 囙此，串擾的方法是消除串擾訊號或遮罩受到嚴重干擾的訊號。

5.6電磁輻射

EMI（電磁干擾）是指電磁干擾。 造成的問題包括過度的電磁輻射和對電磁輻射的敏感性。 EMI表現為數位系統通電時，會向周圍環境輻射電磁波，從而干擾周圍環境中電子設備的正常工作。 主要原因是電路工作頻率過高，佈局不合理。 EMI模擬有軟體工具，但EMI模擬器價格昂貴，且難以設定模擬參數和邊界條件，這將直接影響模擬結果的準確性和實用性。 最常用的方法是在設計的各個方面應用各種設計規則來控制電磁干擾，從而在設計的各個方面實現規則驅動和控制。

（6）避免輸電線路影響的方法

鑒於上述輸電線路問題帶來的影響，讓我們從以下幾個方面討論控制這些影響的方法。

6.1嚴格控制關鍵網絡電纜的長度

如果在 設計, 輸電線路對輸電線路的影響問題 印刷電路板 必須考慮. 現時常用的具有極高時鐘頻率的快速集成電路晶片存在這樣的問題. 有一些基本原理可以解决這個問題：如果使用CMOS或TTL電路 設計, 工作頻率小於10MHz, 接線長度不應大於7英寸. 接線長度不應大於1.50MHz時為5英寸. 如果工作頻率達到或超過75MHz, 接線長度應為1英寸. 砷化鎵晶片的最大佈線長度應為0.3英寸. 如果超過此標準, 將出現輸電線路問題.

6.2合理規劃佈線拓撲

解决傳輸線效應的另一種方法是選擇正確的佈線路徑和端子拓撲。 佈線的拓撲結構是指網絡電纜的佈線順序和佈線結構。 當使用高速邏輯器件時，除非跟踪分支的長度保持較短，否則邊緣快速變化的訊號將被訊號幹線跟踪上的分支跟踪失真。 在正常情况下，印刷電路板佈線使用兩種基本拓撲，即菊花鏈佈線和星形分佈。

對於菊花鏈佈線，佈線從驅動端開始，依次到達每個接收端。 如果使用串聯電阻改變訊號特性，則串聯電阻的位置應靠近驅動端。 在控制佈線的高次諧波干擾方面，菊花鏈佈線的效果最好。 然而，這種佈線方法的分佈率最低，不容易100%分佈。 在實際設計中，我們使菊花鏈佈線中的分支長度盡可能短。 安全長度值應為：存根延遲<=Trt*0.1。

例如，高速TTL電路中分支端的長度應小於1.5英寸。 這種拓撲佔用較少的佈線空間，可以用一個電阻器端接。 然而，這種佈線結構使得不同訊號接收端的訊號接收非同步。

星形拓撲結構可以有效避免時鐘訊號的非同步問題，但在高密度印刷電路板板上手工完成佈線非常困難。 使用自動路由器是完成星形佈線的最佳管道。 每個分支上都需要端接電阻器。 終端電阻的電阻應與連接的特性阻抗匹配。 這可以手動計算，也可以通過CAD工具計算特性阻抗值和端子匹配電阻值。

在上述兩個示例中，使用了簡單的終端電阻器。 實際上，可以選擇更複雜的匹配終端。 第一個選項是RC匹配終端。 RC匹配終端可以降低功耗，但只能在訊號相對穩定時使用。 這種方法最適合匹配時鐘線訊號。 缺點是RC匹配終端中的電容可能會影響訊號的形狀和傳播速度。

串聯電阻匹配端子不會產生額外的功耗，但會减慢訊號傳輸。 這種方法用於延時影響不大的匯流排驅動電路。 串聯電阻匹配端子的優點是可以减少車載設備的數量和佈線密度。

最後一種方法是分離匹配的終端。 這樣，匹配組件需要放置在接收端附近。 優點是它不會拉下訊號，並且可以很好地避免雜訊。 通常用於TTL輸入信號（ACT、HCT、FAST）。

此外，還必須考慮終端匹配電阻器的封裝類型和安裝類型。 通常，SMD表面貼裝電阻器的電感低於通孔元件，囙此SMD封裝元件成為首選。 如果您選擇普通的串聯電阻器，也有兩種安裝選項：垂直和水准。

在垂直安裝模式下，電阻器的一個安裝引脚非常短，這可以减少電阻器和電路板之間的熱阻，從而使電阻器的熱量更容易散發到空氣中。 但較長的垂直安裝將新增電阻器的電感。 由於安裝較低，水准安裝具有較低的電感。 但是，過熱電阻會漂移。 在最壞的情况下，電阻將變成開路，導致印刷電路板跟踪終端匹配故障，並成為潜在的故障因素。

6.3抑制電磁干擾的方法

A good solution to the signal integrity problem will improve the electromagnetic compatibility (EMC) of the 印刷電路板板. 其中一個非常重要的是確保 印刷電路板 電路板接地良好. 將訊號層與地面層一起用於複雜的 設計s. 此外, 最小化電路板最外層的訊號密度也是减少電磁輻射的好方法. 這種方法可以通過使用“表面積層”科技“構建”來實現 設計 和製造業 印刷電路板. 通過添加薄絕緣層和微孔的組合來實現表面積層，微孔用於在普通工藝上穿透這些層 印刷電路板. 電阻和電容可以埋在表層之下, 組織面積的示踪密度將新增近一倍. 减小 印刷電路板. 减少 印刷電路板 面積對軌跡的拓撲結構有很大影響, 這意味著電流回路减小, 分支跟踪的長度縮短, 電磁輻射與電流環的面積近似成正比； 同時, 小尺寸特徵意味著可以使用高密度的鉛脚封裝設備, 從而减少了電線的長度, 從而减少電流回路，改善電磁相容性特性.

6.4其他適用科技

為了减少集成電路晶片電源電壓的暫態超調，應在集成電路晶片上添加去耦電容。 這樣可以有效地消除電源毛刺的影響，减少電源回路對印製板的輻射。

當去耦電容器直接連接到集成電路的功率管脚而不是功率層時，平滑毛刺的效果最好。 這就是為什麼一些設備插座有去耦電容器，而一些設備要求去耦電容器和設備之間的距離足够小。

任何高速和大功率設備應盡可能放置在一起，以减少電源電壓的瞬態過沖。

如果沒有電源層，長的電源連接將在訊號和環路之間形成環路，成為輻射源和敏感電路。

記錄道形成不穿過同一網線或其他記錄道的環路的情况稱為開環。 如果回路穿過同一網線的其他導線，則構成閉合回路。 在這兩種情况下，都會形成天線效應（線天線和環形天線）。 天線在外部產生EMI輻射，本身也是一個敏感電路。 閉環是一個必須考慮的問題，因為它產生的輻射與閉環面積近似成比例。

結束語

High-speed 電路設計 是一個非常複雜的 設計 過程. ZUKEN's high-speed circuit routing algorithm (Route Editor) and EMC/EMI analysis software (INCASES, Hot-Stage) are used to analyze and find 問題. 本文描述的方法專業針對解决這些高速電路 設計 problems. 此外, 在以下情况下，需要考慮多個因素： 設計ing高速電路, 這些因素有時是相互對立的. 例如, 當高速設備彼此靠近時, 雖然延遲可以减少, 可能會發生串擾和顯著的熱效應. 因此, 在 設計, 要權衡各種因素，作出全面妥協； 不僅滿足 設計 要求, 但也减少了 設計 複雜性. 高速的使用 印刷電路板設計 方法構成了 設計 過程, 只有可控的才可靠.