PCB科技 - 高速PCB設計中的時序分析與模擬策略分析

在網路通信領域, ATM交換機中, 覈心路由器, 千兆乙太網和各種閘道設備, 系統資料速率和時鐘速率繼續新增, 相應處理器的工作頻率也越來越高； 數據, 嗓音, 影像傳送速率遠高於500Mbps, 數百兆位元組甚至千兆位元組的背板正變得越來越常見. 數位系統速度的提高意味著訊號的上升和下降時間盡可能短, and a series of high-速度 設計 數位信號頻率和邊緣速率的新增所帶來的問題越來越突出. 當訊號互連延遲大於邊緣訊號翻轉時間的20%時, 電路板上的訊號線將顯示傳輸線效果, 還有這個 設計 成為高速 設計. 高速問題的出現給硬體帶來了更大的挑戰 設計. 有很多 設計從邏輯角度來看是正確的. 如果在實際操作中未正確處理 印刷電路板 設計, 整個 設計 將失敗. 這種情況越來越需要高速網絡. 通信領域更為明顯. Experts predict that in terms of hardware 電路設計 未來的成本, 邏輯函數的代價 設計 將大大减少, 以及與高速相關的成本 設計 將占總成本的80%或更多. 高速問題已成為系統成功的重要因素之一 設計.

高速問題引起的訊號超調、欠調、反射、振鈴、串擾等將嚴重影響系統的正常時序。 系統序列裕度的减少迫使人們關注影響數位波形序列和質量的各種現象。 當速度新增導致計時變得苛刻時，無論事先對系統原理有多麼透徹的理解，任何忽視和簡化都可能給系統帶來嚴重後果。 在高速設計中，定時問題的影響更為關鍵。 本文將具體討論高速設計中的時序分析和模擬策略。

1.常用時鐘同步的時序分析與模擬

在高速數位電路中，資料傳輸通常由時鐘控制，以便有序地發送和接收數據訊號。 晶片只能按照規定的定時發送和接收數據。 訊號延遲過大或訊號延遲匹配不當可能會導致訊號定時違規和功能混亂。 在低速系統中，互連延遲和振鈴等現象可以忽略不計，因為在這種低速系統中，訊號有足够的時間達到穩定狀態。 然而，在高速系統中，邊緣速率新增，系統時鐘速率新增，設備之間的訊號傳輸時間和同步準備時間縮短，傳輸線上的等效電容和電感也會導致訊號數位轉換中的延遲和失真。 再加上訊號延遲失配等因素，會影響晶片的設定和保持時間，導致晶片無法正確發送和接收數據，系統無法正常工作。

所謂公共時鐘同步，是指在資料傳輸過程中，匯流排上的驅動端和接收端共亯同一時鐘源，同一時鐘緩衝器（時鐘緩衝器）發出同相時鐘，完成資料傳輸和接收。 圖1顯示了典型的公共時鐘同步數據發送和接收工作的示意圖。 在圖1中，晶體振盪器晶體生成一個輸出信號CLK\U In，該訊號到達時鐘分配器時鐘緩衝器。 時鐘緩衝器分配和緩衝後，發出兩個同相時鐘，一個是CLKB，用於驅動器的數據輸出； 另一種是CLKA，用於對從驅動器發送到接收器的鎖存數據進行採樣。 時鐘CLKB在飛行時間Tflt\U CLKB（飛行時間）之後到達駕駛員。 驅動程序的內部數據由CLKB鎖定，並在TCO\U數據時間後顯示在驅動程序的輸出埠上。 然後，輸出數據在飛行時間Tflt\U數據之後到達接收機的輸入埠； 在接收機的輸入埠上，使用時鐘緩衝器生成的另一個時鐘CLKA（延遲為CLKA時鐘飛行時間，即Tflt\U CLKA）對來自驅動器的這一批數據進行採樣和鎖存，從而完成公共時鐘處理的一個時鐘週期的數據傳輸。

上述過程表明，到達接收機的數據是在下一個時鐘週期的上升沿進行採樣的。 據此，可以得到資料傳輸的兩個必要條件：1。 接收機輸入端的數據通常具有所需的設定時間Tsetup。 這意味著數據必須在時鐘的最小時間值之前有效。 數據訊號應在時鐘訊號之前到達輸入端，以便獲得設定時間滿足的不等式； 為了成功地將數據鎖存到設備中，數據訊號必須在接收晶片的輸入端保持足够長的時間，以確保訊號被時鐘樣本正確鎖存。 這段時間稱為保持時間。 CLKA的延遲必須小於數據無效時間（無效）。 得到了保持時間滿足的不等式。

1.1數據建立時間的時序分析

根據第一個條件，數據訊號必須在時鐘CLKA之前到達接收端，以便正確鎖定數據。 在公共時鐘匯流排中，第一個時鐘週期的功能是將數據鎖存到驅動器的輸出，第二個時鐘週期是將數據鎖存到接收器內部，這意味著數據訊號到達接收器輸入的時間應足够早於時鐘訊號CLKA。 為了滿足此條件，必須確定時鐘和數據訊號到達接收器的延遲，並確保滿足接收器設定時間要求。 任何超過所需設定時間的時間都是設定時間定時裕度Tmargin。 在圖1的時序圖中，所有箭頭線表示晶片內部或傳輸線上的數據訊號和時鐘訊號產生的延遲。 下麵的箭頭線表示從第一個有效時鐘邊緣到數據到達接收器輸入的總延遲。， 頂部的箭頭線表示接收時鐘CLKA的總延遲。 從第一個時鐘邊緣有效到數據到達接收器輸入的總延遲為：

TDATA\U延遲=TCO\U CLKB+Tflt\U CLKB+TCO\U數據+Tflt\U數據

接收時鐘CLKA的下一個週期的總延遲為：

TCLKA\U延遲=TCYCLE+TCO\U CLKA+Tflt\U CLKA

為滿足數據建立時間，必須：

TCLKA\u DELAY\u MIN-TDATA\u DELAY\u MAX-Tsetup-Tmargin>0

在展開並考慮時鐘抖動、Tjitter等因素後，我們得到：

t週期+（TCO\U CLKA\U MIN-TCO\U CLKB\U MAX）+（Tflt\U CLKA\U MIN-Tflt\U CLKB\U MAX）-TCO\U DATA\U MAX-Tflt\U DATA\U SOLLET\U DELAY\U MAX-Tjitter-Tsetup-Tmargin>0（1）

式（1）中，TCYCLE是時鐘的時鐘週期； 第一個括弧中是時鐘晶片時鐘緩衝器輸出時鐘CLKA和CLKB之間的最大相位差，在手册中稱為輸出歪斜； 在第二個括弧中，它是時鐘緩衝晶片輸出的分別到達接收器和驅動器的兩個時鐘CLKA和CLKB之間的最大延遲差。

在公式（1）中，TCO\u數據是指在特定測試負載和測試條件下，從時鐘觸發到數據出現在輸出埠並達到測試電壓Vmeas（或VREF）閾值的時間間隔。 TCO\U數據的大小與晶片的內部邏輯延遲有關。 時間、緩衝器輸出緩衝特性、輸出負載條件直接相關，TCO可以在晶片資料表中找到。

根據公式（1），實際上只有兩個可調部分：Tflt\u CLKB\u MIN-Tflt\u CLKB\u MAX和Tflt\u DATA\u SETTLE\u DELAY\u MAX。就滿足單獨的設定時間而言，Tflt\u CLKA\u MIN應盡可能大，而Tflt\u CLKB\u MAX和Tflt\u DATA\u SETTLE\u DELAY\u MAX應盡可能小。 本質上，要求接收時鐘來得晚，數據來得早。

1.2數據保留時間的計時分析

為了成功鎖定設備內的數據，數據訊號必須在接收晶片的輸入端保持足够長的時間，以確保訊號被時鐘樣本正確鎖定。 這段時間稱為保持時間。 在公共時鐘匯流排中，接收端緩衝器使用第二時鐘邊緣鎖存數據，同時驅動端將下一個數據鎖存到數據發送端。 囙此，為了滿足接收端的保持時間，有必要確保在下一個數據訊號到達之前將有效數據鎖存在接收端觸發器中。 這要求接收時鐘CLKA的延遲小於接收數據訊號的延遲。

數據延遲：

TDATA\U DELAY=TCO\U CLKB+Tflt\U CLKB+TCO\U DATA+Tflt\U DATA\U SWITCH\U DELAY

如果要滿足數據保留時間要求，您必須具備：

TDATA\U DELAY\U MIN-TCLKA\U DELAY\U MAX-Thold-Tmargin>0

展開、組織並考慮時鐘抖動Tjitter等因素，可以得到以下關係：

（TCO\U CLKB\U MIN-TCO\U CLKA\U MAX）+（Tflt\U CLKB\U MIN-Tflt\U CLKA\U MAX）+TCO\U DATA\U MIN+Tflt\U DATA\U SWITCH\U DELAY\U MIN-Thold-Tmargin-Tjitter>0 2

在式（2）中，第一個括弧仍然是時鐘晶片時鐘緩衝器輸出時鐘之間的最大相位差； 第二個括弧繼續被理解為時鐘晶片reach接收器和驅動器分別輸出的兩個時鐘CLKA和CLKB，以滿足數據保持時間，實際上只有兩個可調部分，即Tflt\U CLKB\U MIN-Tflt\U CLKA\U MAX和Tflt\U data\U SWITCH\U DELAY\U MIN。從僅滿足保持時間的角度來看， Tflt\u CLKB\u MIN和Tflt\u DATA\u SWITCH\u DELAY\u MIN應盡可能大，而Tflt\u CLKA\u MAX應盡可能小。 換句話說，如果要滿足保持時間，必須使接收時鐘提前到來，並且數據必須稍後無效。

為了正確接收數據，必須綜合考慮數據的建立時間和保持時間，即（1）和（2）同時滿足。 分析這兩個不等式，可以看出只有3種調整方法：發送時鐘延遲、接收時鐘延遲和數據延遲。 調整方案如下：首先，假設傳輸時鐘延遲嚴格等於接收時鐘延遲，即Tflt\u CLKA\u MIN-Tflt\u CLKB\u MAX=0和Tflt\u CLKB\u MIN-Tflt\u CLKA\u MAX=0（這兩個方程的假設引起的定時偏差將在後面考慮），然後通過仿真得到數據延遲範圍。 如果數據延遲沒有解決方案，則返回以上兩個等式以調整發送時鐘延遲或接收時鐘延遲。 以下是寬頻網路交換機中GLINK匯流排公共時鐘同步資料傳輸和接收的示例：首先，假設發送時鐘的延遲嚴格等於接收時鐘的延遲，然後確定數據的延遲範圍，並將參數（1）和（2）分別替換為：

1.5-Tflt\u DATA\u SETTLE\u DELAY\u MAX-Tmargin>0

0.5+Tflt\u DATA\u SWITCH\u DELAY\u MIN-Tmargin>0

在不等式提示下, 結合實際 印刷電路板佈局, determine Tflt_DATA_SETTLE_DELAY_MAX<1.1;tflt_data_switch_delay_min>-0.1, 剩下的0.4ns餘量分配給兩個時鐘的時差和Tmargin. 在SpectTraquest中選取拓撲，並執行信號完整性模擬，以確定各段的線路長度和拓撲. Perform full scan simulation on this structure (a total of 12 combinations), 並獲取Tflt\U DATA\U SOLLET\U DELAY\U MAX=1.0825 Tflt_DATA_SWITCH\u延遲_MIN =-0.0835004, 符合確定的1.1和

-0.1範圍指數。 由此，可以繪製GLINK匯流排數據線的約束規則：1。 匹配電阻到發送端的延遲不應大於0.1ns；

2、數據線必須以0.1ns匹配，即每條數據線必須在0.65ns到0.75ns之間。 使用上述約束規則，可以引導佈線。

下一個 考慮硬規定“Tflt\u CLKA\u MIN-Tflt\u CLKB\u MAX=0和Tflt\u CLKB\u MIN-Tflt\u CLKA\u MAX=0”的影響。提前限制發送時鐘和接收時鐘具有相同的長度（在實際操作中與0.02ns匹配） . 在CADENCE環境中，執行時鐘類比，結果為：| Tflt\u CLKA\u MIN-Tflt\u CLKB\u MA互連X |<0.2和| Tflt\u CLKB\u MIN-Tflt\u CLKA\u max |<0.2。 可以看出，tmargin的剩餘裕度為0.2ns< p=”>

最後的模擬結果是：1。 匹配電阻與發射端之間的延遲不應大於0.1ns； 2、數據線匹配為0.1ns，即每條數據線必須在0.65ns到0.75ns之間； 3、發送時鐘與接收時鐘匹配，等長0.02ns； 4、Tmargin=0.2ns。 使用上述拓撲範本和約束規則，可以將SPECCTRAQUEST或ALLEGRO導入到約束管理器中。 設定這些設計約束規則後，可以使用自動佈線器進行規則驅動的自動佈線或手動線調整。

2源同步時序關係及模擬實例

所謂源同步是指時鐘選通訊號CLK由驅動晶片隨發送數據一起發送，它不像普通時鐘同步那樣使用獨立的時鐘源。 在源同步資料傳輸和接收中，數據首先發送到接收端，然後在短時間選通時鐘後發送到接收端，以對這批數據進行採樣和鎖存。 示意圖如圖2所示。 信源同步的時序分析比公共時鐘同步的時序分析簡單，分析方法也非常相似。 分析公式如下：

設定時間：Tvb\u min+（Tflt\u clk\u min-Tflt\u data\u settle\u delay\u max）-t設定Tmargin>0

保持時間：Tva\U min+（Tflt\U data\U switch\U delay min-Tflt\U clk \U max）-閾值Tmargin>0

其中，Tvb是駕駛員的設定時間，表示在時鐘有效之前駕駛員數據有效的時間； Tva是發送器的保持時間，表示時鐘有效後駕駛員數據保持有效的時間； 其他參數的含義與之前相同。 現在以通信電路中非常常見的TBI介面為例，介紹源同步時序分析和模擬過程。 TBI介面主要包括發送時鐘和10比特發送數據，兩個接收時鐘和10比特接收數據。 RBC0和RBC1是兩個接收時鐘。 在千兆乙太網中，這兩個時鐘的頻率為62.5MHz，相差180°。 兩個時鐘的上升沿用於依次鎖存數據。 根據資料表的定時參數，可代入上述公式：

2.5+Tflt\U clk \U min-Tflt\U data\U SOLLET\U delay\U max-1-T邊緣>0

1.5+Tflt\U data\U switch\U delay min-Tflt\U clk \U max-0.5-T邊緣>0

類比上述分析方法：假設時鐘和數據訊號線的飛行時間嚴格相等，即時鐘和數據完全匹配，然後分析其不匹配的影響。 上述公式變為

1.5-Tmargin>0

1-t邊緣>0

可以看出，設定時間和保持時間都有很大的餘量。 經過模擬，發現數據和時鐘的長度完全相同（以0.02ns匹配為例），仍然存在0.3ns的差异，即，

Tflt\U clk\U min-Tflt\U data\U SOLLET\U delay\U max<0.3

Tflt\U data\U switch\U delay min-Tflt\U clk\U max<0.3

取Tmargin=0.5ns，得到時鐘與數據的匹配為0.2ns，即數據與時鐘的長度匹配不應超過0.2ns。

在實際模擬中，首先對時鐘和數據的信號完整性進行分析和模擬，通過適當的端接匹配可以獲得更好的接收波形。 圖3是被動端匹配和主動端匹配時鐘線的一組不同的模擬波形比較，從中可以看出，首先需要進行信號完整性模擬。

在公共時鐘同步中, 資料傳輸和接收必須在一個時鐘週期內完成. 同時, 設備的延遲和 印刷電路板 記錄道還限制公共時鐘匯流排的最大理論工作頻率. 因此, 普通時鐘同步通常用於低於200MHz至300MHz的傳輸速率. 對於高於此速率的傳輸, 通常應引入源同步科技. 源同步科技在相對時鐘系統中工作, 使用數據和時鐘並行傳輸, 傳輸速率主要由數據和時鐘訊號之間的時間差决定, 使系統能够實現更高的傳輸速率. 通過信號完整性分析, 寬帶乙太網交換機主機和子卡板的時序分析與模擬, 作者大大縮短了 設計 產品週期, 有效解決了信號完整性問題, 高速的計時和其他方面 設計 通過分析和模擬. 問題所在, 這充分保證了 設計 質量和 設計 speed, 真正實現了 印刷電路板板. 主機板和子卡板已調試完畢，並成功轉入生產.