PCB科技 - 基於Cadence PI的PCB電源完整性分析方法

Cadence Power Integrity（PI）分析是一個關鍵的電路板設計工具流程。 它主要應用於現代積體電路設計中的PCB，提供高精度的電源完整性分析，以確保電源系統的可靠性和效能。 Cadence PI解決方案源自Sigrity科技，覆蓋了從交流到直流的整個頻段，能够深入檢查電源穩定性和電壓降。

隨著現代高速訊號的速度越來越快，訊號邊緣越來越陡，晶片的電源電壓進一步降低，時鐘頻率和數據讀取速率的新增需要更多的功耗。 在分析和研究電子系統信號完整性的同時，如何為電子系統提供穩定可靠的電源也成為關鍵的研究方向之一。 電力完整性工程的分析方法和實踐仍處於不斷探索階段。 模擬技術用於在滿足製造和測試條件的總體規劃和設計標準下，在產品設計的早期階段盡可能多地解决電源完整性問題。 它可以最大限度地降低產品成本，縮短開發週期。 現時，一些EDA工具提供了相應的電源完整性（power integrity，PI）模擬分析功能。 其中，Allegro提供了一個良好的互動式工作介面，並與其前端產品Cadence、Orcad和Capture緊密集成。 分層複雜的PCB設計提供了最完美的解決方案。 本文使用Allegro中的Cadence PI組件來分析ARM11覈心系統的電源完整性，並測試印刷電路板的電源完整度，以驗證模擬分析的結果。

1.權力完整性的理論分析

1.1配電系統概念

在電子系統中，電源子系統的功能是為所有設備提供穩定的電壓參攷和足够的驅動電流。 囙此，電源電路和功能電路應具有低阻抗電源連接和接地連接。 理想的電源系統的阻抗為0，平面內任何一點的電勢都是恒定的，但實際的電源系統具有複雜的寄生電容和電感，電源晶片提供的電源電壓不是理想的恒定值。

配電系統（PDS）由目標阻抗、電壓調節器模塊（VPM）、電源/接地平面、去耦電容器和高頻陶瓷電容器組成。

電源完整性問題是指高速系統中的配電網在不同頻率下具有不同的輸入阻抗，導致電源/接地平面上的雜訊電流I和瞬態負載電流I引起的電壓抖動V。 這種電壓波動一方面會影響平面為數位信號提供穩定的電壓參攷，另一方面會導致提供的電源電壓抖動，影響設備的效能。 當平面電壓波動超過設備的容差範圍時，系統將無法正常工作。 配電系統設計的關鍵是目標阻抗Z，其定義為公式（1）：

在公式中，Vdd是晶片電源電壓，紋波是系統允許的電壓波動，ΔImax是負載晶片的最大瞬態電流變化。 電源系統的目的是能够在有限的回應時間內以恒定的電壓值提供足够的驅動電流，囙此它需要具有足够低的電源阻抗。

1.2解决電源完整性的方法

電壓調節模塊、電源/接地平面、去耦電容器和高頻陶瓷電容器在不同頻率範圍內對配電系統的阻抗起著决定性作用。 在1KHz到幾Hz的低頻範圍內，電壓調節調節輸出電流以調節負載電壓； 在幾MHZ到幾百MHZ的中頻範圍內，電源雜訊主要由去耦電容器和PCB的電源/接地平面對過濾； 1 GHz以上在高頻部分，電源雜訊主要由PCB的電源/接地平面對和晶片內的高頻電容器濾除。 在進行功率完整性模擬時，真正有意義的頻帶主要在幾MHZ到幾百MHZ的頻帶內。 現時，解决電力完整性問題主要有兩種方法：

一是優化PCB的堆疊設計和佈局。 在高速PCB設計中，整個銅層通常用作電源/接地平面，以儘量減少輸入阻抗。 電源和接地平面可視為平面電容器，特別是在中低頻階段，等效串聯電阻和等效串聯電感非常小，具有良好的去耦和濾波特性。 將早期信號完整性完成的阻抗匹配與當前的生產標準相結合，合理設定層間間距，選擇合適的板間電容值，可以很好地提高高速設計的功率完整性。 電源和接地平面的電容值可按公式（2）估算：

在公式中，μo=8.854pF； μr=4.5（FR-4資料校準值）； A為電源層的銅面積（m2）； d是銅功率層之間的間隔（m）。 根據模擬結果，較小的平面電容器C具有較高的阻抗響應曲線和較高的諧振頻率。

二是佈置去耦電容器。 這是現時解决電源完整性問題的最有效方法。 在高頻系統中，配電系統中的寄生電感不容忽視，它直接導致配電系統阻抗的新增。 由於電容和電感在頻域中具有相反的特性，囙此可以使用添加電容的方法來减少電感引起的阻抗新增。 同時，電容器具有儲能作用，能够以非常快的速度響應不斷變化的電流需求，囙此可以有效地提高局部地區電源的瞬態回應能力。 如何選擇具有合適電容值的電容器，並確定電容器的正確放置，使配電系統的阻抗在PCB系統的整個工作頻率範圍內小於目標阻抗，已成為解决電源完整性問題的關鍵。 借助Cadence PI，可以快速確定去耦電容器的電容、數量和位置，以提高開發效率。

2.電源完整性模擬

2.1ARM11覈心系統

本文使用Cadence PI作為模擬工具來分析ARM11覈心系統的電源完整性。 本文中的ARM11覈心系統使用S3C6410晶片。 S3C6410是一種ARM11架構、FBGA封裝和需要多個電源的晶片。 本文中，晶片有2個工作電壓：1.2V覈心電源，26個電源引脚（10個覈心電源引脚，16個邏輯電源引脚）； 輸入/輸出介面電源3.3V，有30個I/O電源引脚。 晶片內部工作頻率為667MHz，外部記憶體輸入/輸出介面工作頻率為266MHz。 ARM11覈心系統採用8層堆疊結構，層間距在訊號模擬阻抗匹配和生產標準的前提下設定。 本文使用Cadence PI對ARM11核心電壓電源網絡VDD_ARM的電源完整性進行了模擬。

根據S3C6410晶片數據手册，覈心電流消耗為200mA，加上100%容差，系統允許的電壓波動值為4%，核心電壓為1.2V。 根據公式（1），在模擬中設定目標阻抗為0.12μ。

2.2電源完整性類比

2.2.1電容器選擇的單節點模擬、分析、驗證和優化

在單節點模擬中，忽略了電力系統中每個組件的實際物理連接。 假設電源電壓調節模塊VRM、模擬激勵源、電流源和所有電容器並聯連接，單節點模擬可以獲得維持目標阻抗電容所需的值。

2.2.2多節點模擬，放置去耦電容器以優化佈局

由於單節點模擬不考慮去耦電容的佈局，為了獲得更準確的結果，考慮雜訊源和去耦電容的放置，並在全頻率範圍內進行多節點模擬。 在多節點模擬中，Cadence PI根據用戶定義將電源平面劃分為多個網格，並對每個網格進行建模。然後，將放置的去耦電容器、電壓調節模塊VRM和雜訊源連接到特定網格。連接網格點以生成每個節點的頻率阻抗模擬波形。

為了獲得更高的精度，網格尺寸必須大於系統最高頻率對應波長的1/10。

2.2.3電源平面靜態IR壓降直流壓降分析

為了使晶片正常工作，電源電壓必須限制在允許的波動範圍內。 功率波動由兩部分引起：直流損耗和交流雜訊。 直流IR壓降是直流損耗的主要原因。 靜態IR壓降直流電壓降主要與金屬連接的寬度和使用的層、流過路徑的電流、通孔的數量和位置有關。 在Cadence PI中設定電源引脚和吸收電流後，分析佈局完成後ARM11覈心電源電壓網絡VDD_ARM的直流壓降。 當ARM11覈心系統的工作頻率為667MHz時，其1.2V直流電壓的允許波動範圍為+/-0.05V。Cadence PI模擬軟件計算VDD_ARM網絡的電壓梯度。Drop的最大值為0.013V，小於+/-0.05V的允許波動幅度，完全滿足S3C6410的工作電壓要求，可以保證系統的穩定性。

2.2.4電源平面電流密度分析

當電源平面上的過孔過多或分佈不合理時，電流會流過狹窄的區域，導致該區域電流密度過高。 功率平面上電流密度最大的區域稱為熱點。 熱點可能會導致嚴重的熱穩定性問題。 囙此，有必要合理設計通孔，使電路板的電流密度分佈均勻，避免靠近關鍵晶片和高速跡線。 熱點出現。

3.PCB電源完整性測試

在電路板的第一個版本中，沒有使用Cadence PI分析，但根據經驗放置了一些去耦電容器。 在調試過程中，發現高速數位信號的波形不好，有時會出現錯誤。 在第二版中，通過Cadence PI分析，調整了去耦電容器的數量和位置，以及一些原件的佈局。

1.2V開關電源為電源板提供約0_2½0.8A的輸出電流。 當動態負載處於恒定電壓時，輸出阻抗會週期性變化，電流幅度可以在同一週期內完成0.2½0.8A的跳躍。 從數據中可以看出，經過Cadence PI分析後生產的第二版PCB的電源完整性得到了極大的提高。

4.結論

在對Cadence PI進行模擬分析後，製作了ARM11覈心系統PCB板。 通過對電路的實際測量，發現每個配電系統都能很好地工作，這與模擬結果基本一致。 隨著系統頻率的高速新增，配電系統變得更加複雜，工程生產成本和週期受到嚴格控制。 在設計電子系統時，需要在系統級別進行電源完整性模擬分析，以類比真實系統的行為，從而提高設計效率並减少設計誤差。