精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
Abstract: In order to solve the 權力 integrity problem of high-speed multi-layer 印刷電路板, 縮短開發週期，提高效能, 以ARM11覈心系統為例, 一種利用CadencePI分析電力系統電源完整性的方法 印刷電路板 建議. 通過分析電力系統的目標阻抗, 確定值, 去耦電容器的數量和佈置； 分析電源板的直流電壓降和電流密度，以改善 印刷電路板設計 and optimize the power integrity of the system. 利用動態電子負載搭建的測試平臺對 印刷電路板 功率類比分析後產生, 系統電源完整性良好, 表明分析結果有效.
隨著現代高速訊號的速度越來越快, 訊號邊緣越來越陡, 晶片的電源電壓進一步降低, 時鐘頻率和數據讀取速率的新增需要更多的功耗. 電子系統中信號完整性的同時分析與研究, 如何為電子系統提供穩定可靠的電源也成為關鍵的研究方向之一. 電力完整性工程的分析方法和實踐仍處於不斷探索階段. 在滿足製造和測試條件的總體規劃和設計準則下，在產品設計的早期階段，利用模擬技術盡可能地解决電源完整性問題. 它可以最大限度地降低產品成本，縮短開發週期. 現時, some EDA tools provide corresponding power integrity (Power Integrity, PI) simulation analysis functions. 其中, Allegro提供了良好的互動式工作介面, 並與其前端產品Cadence緊密結合, 奧卡德, 和捕獲. 層狀複合體 印刷電路板 設計提供最完美的解決方案. 在本文中, Allegro中的組件Cadence PI用於分析ARM11覈心系統的電源完整性, 並測試 印刷電路板板 to verify the results of the simulation analysis.
1電源完整性的理論分析
1.1配電系統概念
在電子系統中，電源子系統的功能是為所有設備提供穩定的參攷電壓和足够的驅動電流。 囙此，電源電路和功能電路應具有低阻抗電源連接和接地連接。 理想電源系統的阻抗為0，平面內任意點的電勢都是恒定的，但實際電源系統具有複雜的寄生電容和電感，電源晶片提供的電源電壓不是理想的恒定值。
配電系統（PDS）由目標阻抗、電壓調節器模塊（VPM）、電源/接地層、去耦電容器和高頻陶瓷電容器組成。
電源完整性問題是指高速系統中的配電網絡在不同頻率下具有不同的輸入阻抗，導致電源/接地層上的雜訊電流I和瞬態負載電流I引起的電壓抖動。 這種電壓波動一方面會影響平面為數位信號提供穩定的參攷電壓，另一方面會導致提供的電源電壓抖動，影響設備的效能。 當平面電壓波動超過裝置的容差範圍時，系統將無法正常工作。 配電系統設計的關鍵是目標阻抗Z，定義為公式（1）：
在公式中，Vdd是晶片電源電壓，ripple是系統允許的電壓波動，而–³Imax是負載晶片的最大瞬態電流變化。 電源系統的目的是能够在有限的回應時間內提供足够的驅動電流和恒定的電壓值，囙此需要具有足够低的電源阻抗。
1.2.解决電源完整性的方法
電壓調節模塊、電源/接地層、去耦電容器和高頻陶瓷電容器在不同頻率範圍內對配電系統的阻抗起著决定性的作用。 在1KHz至數Hz的低頻範圍內，電壓調整調整輸出電流以調整負載電壓； 在幾MHZ到數百MHZ的中頻範圍內，電源雜訊主要通過去耦電容器和印刷電路板的電源/接地板對進行濾波； 高頻部分在1 GHz以上，電源雜訊主要通過印刷電路板的電源/接地板對和晶片內的高頻電容器進行過濾。 在進行功率完整性模擬時，真正有意義的頻段主要是在幾個MHZ到幾百MHZ的頻段。 現時，解决電源完整性問題主要有兩種方式：
One is to optimize the stack 設計 and layout of the 印刷電路板. 高速行駛時 印刷電路板設計, 整個銅層通常用作電源/將輸入阻抗降至最低的接地層. 電源和接地層可視為平面電容器, 尤其是在低中頻階段, 等效串聯電阻和等效串聯電感非常小, 具有良好的解耦和濾波特性. 將早期信號完整性完成的阻抗匹配與當前生產標準相結合, 合理設定層間距, 選擇合適的板間電容值, 可以很好的提高高速設計的電源完整性. The capacitance value of the power supply and the ground plane can be estimated as formula (2):
式中，εo=8.854 pF； εr=4.5（FR-4資料校準值）； A為功率層的銅面積（m2）； d是銅功率層之間的間隔（m）。 根據模擬結果，較小的平面電容器C具有較高的阻抗響應曲線和較高的諧振頻率。
二是佈置去耦電容器。 這是現時解决電源完整性問題最有效的方法。 在高頻系統中，配電系統中的寄生電感不容忽視，它直接導致配電系統阻抗的新增。 由於電容和電感在頻域中具有相反的特性，可以使用添加電容的方法來减少電感引起的阻抗新增。 同時，電容器具有儲能效應，能够以非常快的速度響應不斷變化的電流需求，囙此可以有效提高局部地區電源的瞬態回應能力。 如何選擇具有合適電容值的電容器，並確定電容器的正確位置，使配電系統的阻抗在印刷電路板系統的整個工作頻率範圍內小於目標阻抗，已成為解决電源完整性問題的關鍵。 借助Cadence PI，可以快速確定去耦電容器的電容、數量和位置，以提高開發效率。
2電源完整性類比
2.1 ARM11覈心系統
本文採用Cadence PI作為模擬工具，對ARM11覈心系統的電源完整性進行了分析。 本文的ARM11覈心系統採用S3C6410晶片。 S3C6410是一種ARM11體系結構、FBGA封裝和需要多個電源的晶片。 在本文中，晶片有2個工作電壓：1.2 V覈心電源，26個電源引脚（10個覈心電源引脚，16個邏輯電源引脚）； 輸入/輸出介面電源3.3 V，有30個輸入/輸出電源引脚。 晶片內部工作頻率為667 MHz，外部記憶體輸入/輸出介面工作頻率為266 MHz。 ARM11覈心系統採用8層堆棧結構，層間距在訊號類比阻抗匹配和生產標準的前提下設定。 本文使用Cadence PI對ARM11核心電壓供電網絡VDD\U ARM的電源完整性進行了模擬。
根據S3C6410晶片數據手册，鐵芯電流消耗為200 mA，加上100%容差，系統允許電壓波動值為4%，鐵芯電壓為1.2V。 根據公式（1），目標阻抗在類比中設定為0.12Î）。
2.2電源完整性類比
2.2.1電容器選型的單節點模擬、分析、驗證和優化
在單節點模擬中，忽略了電力系統中每個組件的實際物理連接。 假設電源電壓調節模塊VRM、類比勵磁源、電流源和所有電容器並聯，單節點類比可以獲得維持目標阻抗電容所需的內容。
2.2.2多節點類比，佈置去耦電容器以優化佈局
由於單節點模擬不考慮去耦電容器的佈局，為了獲得更準確的結果，請考慮雜訊源和去耦電容器的位置，並在全頻率範圍內執行多節點模擬。 在多節點模擬中，Cadence PI根據用戶定義將電源平面劃分為多個網格，並對每個網格進行建模。 然後，將放置的去耦電容器、電壓調節模塊VRM和雜訊源連接到特定電網。 連接網格點以生成每個節點的頻率阻抗模擬波形。
為了獲得更高的精度，網格大小必須大於系統最高頻率對應波長的1/10。
2.2.3電源平面靜態IR壓降直流壓降分析
為了使晶片正常工作，電源電壓必須限制在允許的波動範圍內。 功率波動由兩部分引起：直流損耗和交流雜訊。 直流壓降是直流損耗的主要原因。 靜態IR壓降DC壓降主要與金屬連接的寬度和使用的層、流經路徑的電流、過孔的數量和位置有關。 在Cadence PI中設定電源引脚和匯電流後，分析完成佈局後ARM11覈心電源電壓網絡VDD\U ARM的直流壓降。 當ARM11覈心系統的工作頻率為667 MHz時，其1.2 V直流電壓的允許波動範圍為+/-0.05 V。Cadence PI模擬軟件計算VDD\U ARM網絡的電壓梯度。 壓降最大值為0.013 V，小於+/-0.05 V的允許波動範圍，完全滿足S3C6410的工作電壓要求，可以保證系統的穩定性。
2.2.4功率面電流密度分析
當電源面上有過孔過多或分佈不合理時，電流會流過一個狹窄的區域，導致該區域的電流密度過大。 功率平面上最大的電流密度區域稱為熱點。 熱點可能導致嚴重的熱穩定性問題。 囙此，有必要合理設計通孔，使電路板的電流密度分佈均勻，避免關鍵晶片附近和高速走線。 出現熱點。
3. 印刷電路板 power integrity test
在印刷電路板的第一個版本中，未使用Cadence PI分析，但根據經驗放置了一些去耦電容器。 在調試過程中，發現高速數位信號的波形不好，有時會出現錯誤。 在第二版中，通過Cadence PI分析，調整了去耦電容器的數量和位置，以及一些原件的佈局。
1.2 V開關電源為電源板提供約0_2 0.8A的輸出電流。 當動態負載處於恒定電壓時，輸出阻抗會週期性變化，並且電流幅值可以在同一週期內完成0.2 0.8 a的跳躍。 從數據中可以看出，Cadence PI分析後生產的第二版印刷電路板的電源完整性得到了極大的改善。
4、結論
對Cadence PI進行了模擬分析, ARM11覈心系統 印刷電路板板 was produced. 通過對電路的實際測量, 發現每個配電系統都能很好地工作, 與模擬結果基本一致. 隨著系統頻率的高速增長, 配電系統變得更加複雜, 嚴格控制工程生產成本和週期. 設計電子系統時, 在系統級執行電源完整性模擬分析，以類比真實系統的行為, 囙此，有必要提高設計效率並减少設計錯誤.
