集成電路基板 - IC晶片設計的具體過程是什麼

集成電路晶片設計過程

集成電路晶片設計 分為前端設計和後端設計, 前端設計 (also known as logical design) and 後端設計 (also known as physical design) is not unified strict boundaries, 與流程相關的設計是後端設計.

集成電路晶片設計 front-end design

1、規範製定

晶片規格與功能清單類似，是客戶向晶片設計公司（稱為無晶圓廠）提出的請求，其中包括晶片應滿足的特定功能和效能要求。

2、詳細設計

Fabless根據客戶規範提出了設計解決方案和實現架構，並劃分了模塊功能。

3.HDL編碼

使用硬體描述語言（VHDL、Verilog HDL、工業公司普遍採用後者）對模塊功能進行描述的程式碼實現，即用HDL語言描述實際硬體電路功能，形成RTL（寄存器傳輸級）程式碼。

4、類比驗證

模擬驗證是為了驗證編碼設計的正確性，驗證標準是第一步製定的規範。 查看設計是否準確滿足規範中的所有要求。 規範是正確設計的黃金標準，任何不符合規範的都需要重新設計和編碼。 設計和模擬驗證是一個反覆運算過程，直到驗證結果完全符合規範。 Synopsys的VCS和Cadence的NC Verilog。

5、邏輯綜合——設計編譯器

通過了模擬驗證，進行了邏輯綜合。 邏輯綜合的結果是將HDL程式碼轉換為網表。 合成需要設定約束，這是您希望集成電路在面積、時間等方面滿足的標準。邏輯合成需要基於特定的合成庫。 在不同的庫中，門電路基本標準單元的面積和時序參數不同。 囙此，綜合庫的選擇是不一樣的，集成電路在時間、面積上是不同的。 通常，在合成完成後，需要再次進行類比驗證（這也稱為後類比，前一次稱為預類比）。 為邏輯綜合工具Synopsys設計編譯器。

6.STA

靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA） ：靜態時序分析（STA）：靜態時序分析（STA）：靜態時序分析（STA）這是數位電路的基本知識，一個寄存器具有這兩個時序衝突，無法正確採樣數據和輸出數據，囙此基於寄存器的數位晶片功能肯定會有問題。

STA工具有Synopsys黃金時間。

7、形式驗證

這也是一個驗證類別，從功能上驗證合成的網表（STA是計時）。 常用的方法是等價性檢查。 以功能驗證後的HDL設計為參攷，比較綜合網表功能，以確定它們在功能上是否等效。 這樣做是為了確保在邏輯合成過程中，最初在HDL中描述的電路的功能沒有變化。

形式是Synopsys的工具。

前端設計的過程暫時寫在這裡. 在設計方面, 前端設計的結果是得到門網表 集成電路晶片電路.

集成電路晶片設計 back-end design

1.DFT

測試設計。 晶片通常具有內寘測試電路，可測性設計考慮了未來的測試。 DFT的常見方法是在設計中插入掃描鏈，將非掃描單元（如寄存器）轉換為掃描單元。 有些書有關於離散傅立葉轉換的詳細資訊，所以通過比較圖片很容易理解。

DFT工具Synopsys的DFT編譯器

2、平面佈置圖

佈局規劃是放置晶片的宏單元模塊，並確定各種功能電路的一般佈局，如IP模塊、RAM、I/O引脚等。佈局規劃可以直接影響最終的晶片面積。

工具是Astro for Synopsys

3.CT

時鐘樹合成，簡單地說，就是時鐘佈線。 由於數位晶片中時鐘訊號的全域命令功能，其分佈應對稱於每個寄存器單元，以便時鐘從同一時鐘源到每個寄存器，時鐘延遲差最小。 這就是為什麼時鐘訊號需要單獨接線。

CTS工具，Synopsys物理編譯器

4、地點和路線

這裡的佈線是正常的訊號佈線，包括各種標準單元（基本邏輯門）之間的佈線。 例如，我們通常聽到0.13um工藝，或90nm工藝，實際上是金屬佈線的最小寬度，從微觀角度來看，這是MOS管的溝道長度。

Astro工具Synopsys

5、寄生參數選取

由於導線本身的電阻、相鄰導線之間的互感、晶片內的耦合電容會產生訊號雜訊、串擾和反射。 這些影響可能會導致信號完整性問題，導致訊號電壓波動和變化，如果嚴重，還會導致訊號失真錯誤。 通過選取寄生參數並再次驗證來分析信號完整性問題非常重要。

工具Synopsys star rCXt

驗證物理佈局

對完成佈線的物理佈局的功能和時序進行驗證，驗證的項目很多，比如LVS（佈局Vs原理圖）驗證，簡而言之，就是對佈局和邏輯綜合的門級電路圖進行比較驗證； DRC（設計規則檢查）：設計規則檢查，檢查線路間距、寬度是否符合工藝要求，ERC（電力規則檢查）：電力規則檢查，檢查短路和斷路以及其他違反電力規則的情况； 等等

Synopsys Hercules工具

隨著製造過程的不斷改進，實際的後端過程還包括電路功耗分析和DFM（可製造性設計）問題，這裡將不再提及。

物理佈局的驗證是整個晶片設計階段的完成，接下來是晶片製造。 物理佈局作為GDS II檔案提供給鑄造廠，或鑄造廠，在矽片上製作實際電路，對其進行封裝和測試，然後得到您看到的實際晶片。

工藝檔案 晶片設計

在晶片設計的重要設計環節，如綜合與時序分析、版圖繪製等，都需要工藝庫檔案。 然而，人們往往缺乏對工藝檔案的理解，囙此很難自學有關晶片設計的知識。 例如，學習佈局設計只是一個紙上項目，沒有流程圖庫檔案。 本文主要介紹了過程庫的相關知識。

工藝檔案由晶片製造商提供，囙此有必要對國內外晶片製造商有一個大致的瞭解。 國際上有台積電、英特爾和3星等主要電晶體製造商。 在中國，主要有中芯國際、華潤上海、深圳方正等公司。 這些公司提供相關流程庫檔案，但前提是與這些公司合作獲取，這些流程檔案是機密檔案。

完整的過程庫檔案主要包括：

1、模擬過程庫，主要支持spectre和hSPICE兩個軟件，尾碼SCS——spectre，lib——hSPICE使用。

類比版本的地圖庫檔案，主要用於cadence地圖繪製軟件，尾碼為tf、DRF。

3、數位綜合庫，主要包括時序序列庫、基本網表組件和其他相關的綜合和時序分析所需的庫檔案。 它主要用於直流軟件綜合和PT軟件時序分析。

4.數位地圖庫，主要用於cadence遭遇軟件的自動佈局和佈線，當然，自動佈局和佈線工具也將使用時序庫、集成約束檔案等。

地圖驗證庫，主要是DRC、LVS檢查。 一些專業支持Calibre，一些專業支持Dracula、Diva和其他地圖檢查工具。 每個庫檔案都有相應的PDF描述檔案。

反向設計將使用過程庫檔案1、2、5、3和4，不會使用。 正向設計（以程式碼開始的正向設計）需要所有檔案。 由於工藝檔案在晶片設計中佔有非常重要的地位，每個環節都使用了關鍵設計，再加上其保密性，囙此很難在網絡上找到完整的工藝檔案供個人學習，有一個cadence EETOP打開供個人學習的工藝庫檔案可以方便大家學習，但似乎也不完整。

晶片設計綜合

什麼是合成？ 綜合是使用設計編譯器工具將RTL級Verilog程式碼轉換/映射到由基本門級單元表示的電路的過程。 基本的門單元是反及閘或反及閘、寄存器等，但這些門單元已被製成標準的單元庫，我們可以用軟件直接調用，而不必自己調用門單元來構建電路。 簡單來說，設計編譯器軟件的任務是將程式碼轉換為實際電路，但這不僅僅是轉換，而是優化電路和時序約束，使其符合我們設定的效能要求。 如前所述，軟件是約束驅動的，那麼約束來自哪裡？ 答案是，設計規範。 每個晶片設計項目都會有一個項目規範，在晶片設計開始時，在總體規劃（見上文）步驟中製定。 在集成過程中，需要仔細考慮具體的約束。 合成的一般過程：

1、預合成工藝；

2、施加設計約束過程；

3、設計綜合過程；

4、合成後工藝。

PS，使用設計編譯器軟件的先決條件是學習使用DC TCL腳本。

預合成過程。 這一部分主要包括準備綜合過程使用的庫檔案（包括過程庫、連結庫、符號庫和綜合庫）、設計輸入檔案和設定環境參數。

對過程施加設計約束。 這一部分主要是關於使用DC-TCL腳本編寫約束檔案。 具體約束項可分為3類：

A、面積約束，定義時鐘，約束輸入/輸出路徑；

B、（環境内容），約束輸入驅動程序，約束輸出負載，設定工作條件（最佳、典型、最壞情况），並設定線路負載模型；

C、（高級時鐘約束）、時鐘抖動、偏移、時鐘源延遲、同步多時鐘、非同步時鐘、多週期路徑等這幾類詳細約束。

約束就到此為止。 詳細的TCL腳本約束檔案包含幾乎所有上述約束。 模型背後有一個約束。

設計集成流程。 主要介紹了電路模塊設計規劃（為了更好的約束）、設計編譯器綜合優化的過程（3個優化階段，結構級、邏輯級、門級）、時序分析的具體過程以及綜合過程中的其他詳細資訊。

後合成過程。 你如何看待合成的結果？ 您如何解决計時違規問題？ 這就是後合成過程的全部內容。 綜合後，通過對綜合報告的分析，我們可以知道電路的綜合結果如何，根據不滿足的要求，重新約束，甚至重新設計電路。 特別是在這個階段是一個全面的預測，因為在編寫腳本的全面約束時，需要確定約束，規範通常無法涉及到如此詳細的部分，囙此需要根據實際電路進行全面的預測，這一步是在編寫程式碼後，同時進行測試， 為了粗略估計電路是否符合要求，在這種情況下，預合成過程與形式合成相同，但要求要寬鬆得多。 時序違規要求約為10%-15%，也就是說，10%-15%的電路不符合時序並不重要。

conclusion(ipcb.com)

The process of 晶片設計 非常複雜, 本文也是一個簡單的 晶片設計 再次處理梳理, 這個綜合體不會重複.