PCB 기술 - 신호 무결성 분석 기반의 고속 PCB 설계

소개

신호 무결성은 회로 시스템에서 신호의 질량을 나타냅니다.만약 신호가 필요한 시간 내에 신원에서 수신단으로 왜곡 없이 전송될 수 있다면, 이 신호는 완전하다고 할 수 있다.반도체 기술의 급속한 발전과 IC 스위치 출력 속도의 향상에 따라 신호 무결성 문제 (신호 과충과 하충, 벨, 반사, 직렬 교란, 접지 반등 등 포함) 는 이미 고속 PCB 설계에서 반드시 주의해야 할 문제 중의 하나가 되었다.일반적으로 디지털 논리 회로의 주파수는 50MHz에 달하거나 초과하며, 이 주파수에서 작동하는 회로는 전체 시스템의 1/3 이상을 차지하므로 고속 회로라고 할 수 있다.사실, 신호 자체의 주파수보다 신호 가장자리의 고조파 주파수가 더 높으며, 신호의 빠른 변화 (상승 및 하강 연) 는 신호 전송에 예기치 않은 영향을 미칠 수 있습니다.이것도 신호 완전성 문제의 근원이다.따라서 어떻게 고속 PCB 설계 과정에서 신호 무결성 요소를 충분히 고려하고 회로 설계 품질을 향상시키기 위해 효과적인 제어 조치를 취할 것인가는 반드시 고려해야 할 문제이다.

강력한 Cadence SPEECTRAQuest 에뮬레이션 소프트웨어를 사용하여 IBIS 모델을 사용하여 고속 신호에 대한 신호 무결성 에뮬레이션 분석을 수행하는 것은 신호 무결성 문제를 발견하고 시뮬레이션 결과에 따라 신호 무결성 관련 문제를 최적화하는 효율적이고 실행 가능한 분석 방법입니다.따라서 설계 품질을 향상시키고 설계 주기를 단축하는 목적을 달성할 수 있습니다.

1 어플리케이션 설계 예

이 문서에서 설계한 제어 장치는 전체 시스템에서 지상 수신 장치가 수신한 인코딩 신호를 마스터 스테이션 데이터 처리 센터로 전송하는 기능을 제공합니다.구체적인 작업 절차는 먼저 호스트 데이터를 저장한 다음 오타율 테스트와 계산을 통해 오타율이 가장 낮은 경로를 데이터 전송 경로로 선택하고 마지막으로 이 경로를 통해 저장된 호스트 데이터를 마스터 데이터 처리 센터로 전송하여 to 처리하는 것이다.종합적인 고려를 거쳐 Altera의 Cyclone II-2C8을 핵심 칩으로 선택하고 외부에서 확장된 SDRAM, Flash, 각종 입력/출력 회로 및 MAX232 인터페이스 칩 등을 Nios II 소프트 코어 프로세서 개발 키트와 결합하여 실현한다.제어 셀의 구조는 그림 1과 같습니다.

CycloneII-2C8의 클럭 주파수는 최대 150MHz 이상입니다.FPGA 내부의 데이터 저장 면적은 상대적으로 작기 때문에 SDRAM을 사용하여 외부 데이터 저장 공간을 확장합니다.SDRAM은 하이닉스사의 HY57V651610/SO를 채용하여 클럭주파수가 75MHz 이상에 달한다.따라서 과도한 신호 주파수로 인한 신호 무결성 문제를 고려할 필요가 있다.원리도 설계, PCB 레이아웃, 고속 시뮬레이션 분석을 통합한 강력한 Cad ence 설계 소프트웨어를 선택했습니다.그것은 설계 각 방면의 전기 성능과 관련된 문제를 해결하고 설계를 크게 개선할 수 있다.성공률.

2 핵심 신호 토폴로지 및 에뮬레이션

이 시스템의 주파수가 높은 부분은 FPGA 및 SDRAM입니다.FPGA의 클럭 주파수는 150MHz 이상, SDRAM의 클럭 주파수는 75MHz 이상이다.FPGA의 내부 고주파는 다른 장치에 영향을 주지 않고 FPGA와 SDRAM 간의 연결이 원활하기 때문에 신호의 완전성은 FPGA가 SDRAM을 정확하게 읽고 쓸 수 있는지에 직접적인 영향을 미친다.PCB 설계에서 Cadence 소프트웨어의 고속 시뮬레이션 도구인 SPECCTRAQuest를 사용하고 부품의 IBIS 모델을 사용하여 신호의 무결성을 분석하고 임피던스 일치 및 토폴로지 구조를 최적화하여 시스템의 정상적인 작동을 보장합니다.이 글은 신호 반사와 직렬 교란에 대해서만 상세하게 설명했을 뿐, 다른 시뮬레이션은 모두 유사하다.

2.1 반사

송신단은 HY57V561620의 44핀, 수신단은 Cyclone II의 60핀, 인센티브는 66MHz 방파이다.그림 2는 토폴로지 구조를 보여 주고 그림 3은 아날로그 파형을 보여 준다.

시뮬레이션 파형에서 볼 수 있듯이 파형 왜곡은 신호 반사로 인해 발생하며 뚜렷한 벨 현상이 발생한다.벨 현상의 존재로 인해 신호가 여러 차례 레벨 논리 임계값을 넘어 논리 기능이 문란해졌다.벨의 소음을 낮추는 효과적인 방법은 회로에 작은 저항기를 연결하여 회로에 댐핑을 제공하면 벨의 폭을 현저하게 낮출 수 있고 벨의 진동 시간을 단축할 수 있으며 동시에 회로 속도에 거의 영향을 주지 않는다.엔지니어링에서 일반적으로 저항은 33 ° 입니다.그림 4와 그림 5는 직렬 저항 후의 토폴로지 구조와 아날로그 파형을 보여준다.

직렬 저항 후의 진동 현상을 잘 해결하였다.사실 이 솔루션은 임피던스 정합이라고 합니다.임피던스는 신호의 완전성 문제에서 매우 중요한 위치를 차지한다.

2.2 만담

SD_DQlO(Cyclone II에 연결된 59개의 핀과 HY57V561620에 연결된 45개의 핀), SD_DQll(CycloneII에 연결된 58개의 핀과 HY57V561620에 연결된 47개의 핀) 및 SD_DQ-l2(CyclonII에 연결된 57개의 핀과 HY57V561620-28개의 3개의 핀을 추출합니다.여기서 SD_DQll은 공격 네트워크이고 SD_DQlO 및 SD_D-Ql2는 공격 네트워크입니다.그것들의 토폴로지 구조와 아날로그 파형은 그림 6과 그림 7과 같다 (전송선의 병렬 결합 길이는 L=1000밀이, 피치 P=5밀이).

아날로그 파형은 그림 8과 같다.그림 7에서 볼 수 있듯이 교란은 공격당한 네트워크에 큰 영향을 미친다.직렬 교란 값 crosstalk = 657.95mV는 전송선의 평행 결합 길이 L 및 간격 P와 관련이 있습니다.결합 길이가 짧을수록 간격이 커집니다.교란이 적을수록.시뮬레이션 결과는 표 1과 같습니다.

따라서 PCB를 제작할 때 가능한 한 다른 성질의 신호선 사이의 평행 길이를 줄이고 간격을 넓히며 일부 선의 선폭과 높이를 변경해야합니다.물론 직렬교란에 영향을 주는 요소는 아주 많은데 례를 들면 교란원신호의 전류방향과 주파수상승시간은 모두 종합적으로 고려해야 한다.

끝말

이번 제어 유닛의 고속 PCB 설계에는 강력한 Cadence 소프트웨어가 사용되어 원리도 제작, PCB 배치부터 고속 시뮬레이션 분석까지 좋은 효과를 거두었다.회로 기판은 SPEECTRAQuest 에뮬레이션 분석에서 얻은 합리적인 토폴로지 및 레이아웃에 따라 정상적으로 작동합니다.이 설계 방법은 하드웨어 디버깅 시간을 크게 단축하고 생산성을 높이며 설계 비용을 절감합니다.