PCB 기술 - 신호 무결성을 보장하는 PCB 설계 가이드

다음은 신호 무결성을 보장하고 신호 문제를 해결하기 위한 PCB 설계 가이드입니다.

(SI) 문제가 빠를수록 설계 효율이 높아져 PCB 설계가 완료되기 전에 터미널 장치를 추가하지 않습니다.

SI 설계 계획에는 많은 도구와 리소스가 있습니다.이 문서에서는 설계 프로세스의 기술적 세부 사항을 무시하고 신호 무결성의 핵심 문제와 SI 문제를 해결하는 몇 가지 방법에 대해 설명합니다.1 SI 문제는 IC 출력의 스위치 속도가 증가함에 따라 신호 주기와 관계없이 거의 모든 설계에서 신호 무결성 문제를 겪습니다.

회로기판은 완전히 접지할 수 있고 쉽게 전원 회로를 형성할 수 있으며 필요에 따라 대량의 분리된 단말기를 사용할 수 있지만 설계는 반드시 정확해야 하며 임계 상태에 있어서는 안 된다.SI 및 EMC 전문가가 케이블 연결 전에 시뮬레이션 및 계산을 수행한 다음 보드 설계는 매우 엄격한 일련의 설계 규칙을 따릅니다.궁금한 점이 있으면 엔드 어플라이언스를 추가하여 가능한 한 많은 SI 보안 여유를 확보할 수 있습니다.회로 기판의 실제 작업 과정 중에 항상 약간의 문제가 발생한다.따라서 제어 가능한 임피던스 끝을 사용하여 경로설정하면 SI 문제를 방지할 수 있습니다.

간단히 말해서, 초표준 설계는 SI 문제를 해결합니다.

다음은 설계 프로세스에 대한 공통 SI 설계 가이드입니다.2 설계 시작 전 사전 설계 준비 작업은 먼저 설계 전략을 고려하고 결정하여 컴포넌트 선택, 공정 선택 및 보드 생산 비용 제어를 안내해야 합니다.SI의 경우 계획 또는 설계 가이드를 형성하기 위해 사전 검토를 수행하여 설계 결과에 명시적인 SI 문제, 직렬 또는 타이밍 문제가 없는지 확인합니다.IC 제조업체는 몇 가지 설계 가이드를 제공 할 수 있지만 칩 공급업체가 제공하는 가이드 (또는 자체 설계 가이드) 에는 한계가 있습니다.지침에 따르면 SI 요구 사항을 충족하는 보드는 전혀 설계되지 않을 수 있습니다.

설계 규칙이 간단하다면 PCB 설계 엔지니어가 필요하지 않습니다.

실제 PCB 레이아웃에 앞서 다음 문제를 해결해야 합니다.대부분의 경우 이러한 문제는 설계 중이거나 설계 중인 보드에 영향을 미칩니다.만약 회로 기판의 수량이 매우 크다면, 이것은 매우 가치가 있는 것이다.3 캐스케이드 회로 기판의 일부 프로젝트 그룹은 PCB 계층 수를 결정하는 데 큰 자율권을 가지고 있지만 다른 프로젝트 그룹은 없기 때문에 위치를 이해하는 것이 중요합니다.제조 및 원가 분석 엔지니어와 소통하면 회로 기판의 등급 오차를 확인할 수 있으며, 이는 회로 기판의 제조 공차를 발견할 수 있는 좋은 기회이기도 하다.

이러한 모든 정보는 경로설정 전 단계에서 사용할 수 있습니다.위의 데이터에 따라 종속 연결을 선택할 수 있습니다.다른 보드나 후면을 삽입하는 거의 모든 PCB에는 두께 요구사항이 있으며, 대부분의 보드 제조업체는 제조할 수 있는 다양한 유형의 레이어에 대해 고정된 두께 요구사항을 가지고 있어 최종 레벨의 커넥터 수를 크게 제한할 수 있습니다.캐스케이드 수를 정의하려면 제조업체와 긴밀히 협력해야 할 수도 있습니다.

임피던스 제어 도구는 제조업체에서 제공하는 제조 공차 및 인접 경로설정의 영향을 고려하여 서로 다른 레이어를 생성하는 대상 임피던스 범위에 적용됩니다.이상적으로 신호 무결성을 위해 모든 고속 노드는 임피던스 제어 내부 레이어 (예: 밴드 라인) 에 연결되어야하지만 실제로 엔지니어는 모든 또는 일부 고속 노드의 사용을 위해 외부 레이어를 자주 사용해야합니다.SI를 최적화하고 보드 디커플링을 유지하려면 접지/전원 평면을 가능한 한 쌍으로 배치해야 합니다.지상 / 동력 비행기 한 쌍만 가질 수 있다면 거기 있을 거야.전원 평면이 전혀 없는 경우 정의에 따라 SI 문제가 발생할 수 있습니다.

정의되지 않은 신호에 대한 반환 경로를 정의하기 전에 보드 성능을 시뮬레이션하거나 시뮬레이션하기 어려울 수도 있습니다.4 직렬 교란과 임피던스 제어는 인접한 신호선의 결합으로 인해 직렬 교란이 발생하고 신호선의 임피던스가 변경됩니다.인접한 평행 신호선의 결합 분석을 통해 신호선 간 또는 다양한 신호선 간의 "안전" 또는 예상 간격 (또는 평행 경로설정 길이) 을 확인할 수 있습니다.예를 들어, 시계와 데이터 신호 노드 간의 간섭을 100mV로 제한하고 신호선을 평행으로 유지하려면 주어진 경로설정 레이어에서 신호 간의 최소 허용 간격을 계산하거나 시뮬레이션하여 찾을 수 있습니다.또한 임피던스 (또는 클럭 또는 전용 고속 스토리지 아키텍처) 에 중요한 노드를 포함하도록 설계된 경우 필요한 임피던스를 얻기 위해 라우트를 한 레이어 (또는 여러 레이어) 에 배치해야 합니다.5 중요한 고속 노드 지연과 시간 지연은 클럭 라우팅에서 고려해야 할 핵심 요소입니다.엄격한 타이밍 요구 사항으로 인해 노드는 일반적으로 최상의 SI 품질을 달성하기 위해 터미널 장치를 사용해야 합니다.

이러한 노드를 미리 식별하기 위해 구성 요소 배치 및 라우팅에 필요한 시간을 조정하여 신호 무결성 설계에 대한 포인터를 조정할 계획입니다.6.PCB 기술과 서로 다른 구동 기술의 선택은 서로 다른 임무에 적합하다.신호가 점대점입니까 아니면 좀 많습니까?신호가 보드에서 출력됩니까, 아니면 같은 보드에 남습니까?허용되는 지연 시간 및 노이즈 허용 한도는 얼마입니까?신호 무결성 설계의 공통 표준으로 변환 속도가 느릴수록 신호 무결성이 향상됩니다.50MHZ 클럭은 500PS의 상승 시간을 사용할 이유가 없습니다.

2-3NS 진동 주파수 제어 장치는 SI의 품질을 보장하고 동기식 출력 스위칭(SSO) 및 전자기 호환성(EMC) 문제를 해결하는 데 도움이 될 만큼 빠르다.새로운 FPGA 프로그래밍 기술 또는 사용자 정의 ASIC에서 구동 기술의 우수성을 발견할 수 있다.이러한 사용자 정의 (또는 반 사용자 정의) 장치를 사용하면 구동 폭과 속도를 선택할 수 있는 공간이 넓어집니다.

설계 초기에 FPGA (또는 ASIC) 설계 시간 요구 사항을 충족하고 핀을 포함한 적절한 출력 옵션을 결정합니다 (가능한 경우).설계 단계에서 IC 공급업체로부터 적합한 시뮬레이션 모델을 얻습니다.

SI 시뮬레이션을 효과적으로 덮어쓰려면 SI 시뮬레이터와 해당 시뮬레이터(IBIS 모델일 수 있음)가 필요합니다.

마지막으로, 사전 경로설정 및 경로설정 단계에서는 대상 계층 임피던스, 경로설정 간격, 선호 장치 기술, 핵심 노드 토폴로지 및 종단 계획을 포함한 일련의 설계 지침을 개발해야 합니다.

7 사전 경로설정 단계 SI 프로그래밍에서 사전 경로설정의 기본 프로세스는 먼저 입력 매개변수의 범위 (구동 폭, 임피던스, 추적 속도) 와 가능한 토폴로지 범위 (최소 / 최대 길이, 짧은 길이 등) 를 정의한 다음 각 가능한 시뮬레이션 조합을 실행하고 시퀀스 및 SI 시뮬레이션 결과를 분석하여 최종적으로 허용 가능한 값 범위를 찾아야 합니다.그런 다음 작업 범위는 PCB 경로설정의 경로설정 구속으로 해석됩니다.다른 소프트웨어 도구를 사용하여 이 유형의 정리 준비를 수행할 수 있으며 경로설정 프로그램은 자동으로 경로설정 구속을 처리할 수 있습니다.

경로설정 후 SI 시뮬레이션 체크를 통해 설계 규칙을 체계적으로 손상 (또는 변경) 할 수 있지만 이는 비용 또는 엄격한 경로설정 요구 사항에 불과합니다.9.위의 조치는 회로 기판 SI 설계의 품질을 보장합니다.보드를 조립한 후에도 보드를 테스트 베드에 배치하고 오실로스코프나 TDR(시역 반사기)을 사용하여 측정하고 실제 PCB 보드와 아날로그 compare의 예상 결과를 비교해야 합니다.선형에 관한 글이 많다.정적 타이밍 검증을 수행하는 엔지니어는 모든 데이터를 장치 데이터 테이블에서 얻을 수 있지만 모델을 만드는 것은 여전히 어렵다는 것을 알 수 있습니다.이 모델은 SI 시뮬레이션 모델에 비해 쉽게 구축할 수 있지만 모델 데이터를 얻기는 어렵습니다.본질적으로 SI 모델 데이터의 유일한 신뢰할 수 있는 소스는 설계 엔지니어와 긴밀한 협력을 유지해야 하는 IC 공급업체입니다.IBIS 모델 표준은 일관된 데이터 운반체를 제공하지만 IBIS 모델의 구축 및 품질 보증은 비용이 많이 듭니다.IC 공급업체는 여전히 이 투자에 대한 시장의 수요를 촉진해야 하며 PCB 제조업체는 유일한 시장이고 시장일 수 있다.