PCB 기술 - pcb 기반 고속 A/D 동글의 시계 안정화 설계

최근 몇 년 동안 해외에서 고속 A/D 변환기에 대한 연구가 가장 활발하여 기본 Flash 구조 [2]에서 하위 범위 회로 구조 (예: 세미 플래시 메모리 구조, 라인 구조, 다중 단계 구조, 다중 단계 구조) 와 같은 일부 개선된 구조가 나타났다.실제로 이들은 여러 개의 플래시 메모리 회로 구조와 다른 다른 형태의 기능 회로로 구성된 회로 구조이다.이 구조는 기본 플래시 메모리 회로 구조의 단점을 보완 할 수있는 고속 고해상도 a/D 변환기입니다.이러한 구조는 오랫동안 존재해 온 SAR과 적분 구조를 점차 대체하고 있으며, 또 하나의 비트별 회로 구조가 있다.이를 바탕으로 더욱 향상된 접힌 a 회로 구조(Mag-Amps 구조라고도 함)를 얻을 수 있습니다. 이것은 일종의 그레이코드 직렬 출력 구조입니다.이러한 PCB 회로 설계 기술은 고속, 고해상도 및 고성능 A/D 동글의 발전입니다.적극적인 촉진 작용을 했다.

또한 고해상도 A/D 변환기의 회로 설계 기술에서 섬 회로 구조는 현재 매우 인기있는 회로 설계 방법입니다.이 회로 구조는 고해상도 저속 또는 중속 A/D 동글에만 사용되는 것이 아닙니다.SAR 및 적분 회로 구조를 점진적으로 대체하고 이 구조를 흐름선 구조와 결합하여 더 높은 해상도와 더 빠른 A/D 동글을 구현할 수 있을 것으로 기대된다.PCB 시계 방지 점유 비율 안정 회로는 새로운 시대의 무기 장비 전자 시스템의 끊임없는 확장과 성능 향상에 따라 전자 시스템의 복잡성도 증가하고 있다.전자 시스템의 데이터 샘플링, 제어 피드백 및 디지털 처리 능력 및 성능을 보장하기 위해 현대 군용 전자 시스템은 A/D 변환기, 특히 군용 데이터 통신 시스템 및 데이터 수집 시스템에 대한 요구도 점점 더 높아지고 있습니다.고속 및 고해상도 A/D 동글에 대한 수요가 증가하고 있습니다.클럭 점유 안정 회로는 고속 회로로서 고정밀 a/D 변환기의 핵심 유닛은 변환기의 노이즈 비율(SNR) 및 유효 비트(ENOB) 성능에 매우 중요한 역할을 합니다.따라서 고속, 고정밀도의 A/D 동글을 확보할 필요가 있다. 성능 향상을 위해서는 샘플링 및 코딩 클럭이 적절한 점유 비율과 작은 떨림을 가질 수 있도록 보장할 필요가 있다.따라서 시계 점공비 안정 회로에 대한 연구가 필요하다.클럭 점유 안정 회로는 고속, 고정밀 A/D 변환기의 핵심 유닛이며, 클럭 점유 인수 안정 회로의 별도의 제품은 거의 없기 때문에 고속, 고정밀 A/D 변환기에서만 보도된다.ADI의 제품이 다른 회사의 제품에 비해 샘플링 성능을 향상시킬 수 있었던 것은 주로 DCS (공중차지 안정기) 회로의 개선 덕분이다.DCS 회로는 클럭 신호의 디더링을 줄이고 샘플링 시간은 클럭에 따라 다릅니다.신호의 경우 각 회사의 이전 DCS 회로는 디더링을 0.25ps 정도로만 제어할 수 있었지만, 새로운 고성능 제품인 AD9446과 LTC2208은 디더링을 50fs 정도로 낮출 수 있다.일반적으로 디더링을 줄이면 SNR이 향상되어 유효 해상도(ENOB: 유효 비트)가 향상되고 16비트 계량화 수와 함께 100Msps 이상의 샘플링 속도를 달성할 수 있습니다.디더링을 제어하지 않고 샘플링 속도를 높이면 ENOB가 낮아지고 필요한 해상도를 얻을 수 없습니다.양적 비트의 수를 늘릴 수는 없다.고성능 A/D 동글이 발전함에 따라 DCS 회로는 더 높은 속도, 더 작은 떨림 및 안정성으로 발전할 수 있습니다.표 1에는 해외 A/D 동글의 클럭 점유율이 나와 있습니다.회로를 안정시키는 주요 기술 매개 변수 지표.사실 지금까지 AD의 60fs 디더링은 가장 작았다.현재 공경 떨림은 일반적으로 1ps 정도로 제어되며, 이 숫자 또는 수십 ps보다 높은 떨림은 실제로 큰 의미가 없습니다.PCB 시계 방지 안정 회로의 실현 방법은 국내외 연구 현황을 보면 고속 ADC를 안정시키는 데 사용되는 시계 회로는 주로 자물쇠 링(쇄상환, PLL)이다.쇄상 시스템은 본질적으로 폐쇄 루프 위상 제어 시스템이다.간단히 말해서, 이것은 주파수와 위상 면에서 출력 신호를 입력 신호와 동기화할 수 있는 회로이다. 즉, 시스템이 잠금 상태 (또는 동기화 상태) 에 들어간 후 발진기의 출력 신호와 입력 신호 사이의 위상 차는 0이거나 일정하게 유지된다.자물쇠 링은 고성능 프로세서 클럭의 생성 및 할당, 시스템 주파수 합성 및 변환, 자동 주파수 튜닝 추적, 디지털 통신에서의 비트 동기화 추출, 자물쇠, 자물쇠 배율 및 주파수 분할에 광범위하게 적용될 수 있습니다.이 문서에서는 지연 잠금 루프 DLL(delay locked loop DLL)의 설계를 제공합니다.실제로 PLL은 피드백 클럭 신호와 입력 클럭 신호를 모니터링하기 위해 주로 포토레지스터와 필터를 사용한 다음 발생하는 전압차를 이용하여 압력 제어 발진기를 제어하여 입력 클럭과 유사한 신호를 생성하여 최종적으로 주파수를 잠그는 목적을 달성한다.DLL은 입력 클럭과 피드백 클럭 사이에 지연 펄스를 삽입하여 두 클럭의 상승이 정렬될 때까지 정렬하는 기능을 하며, 동기화할 때 클럭 펄스 가장자리와 피드백 펄스 가장자리를 정렬할 때 슬라이스의 지연 자물쇠 링 DLLL을 모두 잠글 수 있습니다.시계가 잠긴 후에는 회로가 더 이상 조정되지 않으며 두 시계 사이에도 차이가 없습니다.이러한 방식으로 슬라이스의 지연 잠금 고리는 DLL 출력 클럭을 사용하여 클럭 할당 네트워크로 인한 시간 지연을 보상함으로써 클럭 소스와 로드를 효과적으로 향상시킵니다.사이의 시간 지연.우선, 지연선은 발진기보다 소음이 적다.이는 파형에서 손상된 0점 이상이 지연선의 끝에서 사라지고 진동 회로에서 다시 순환하기 때문에 더 많이 발생합니다. 둘째, 지연 시간은 DLL의 제어 전압 변화 범위 내에서 빠르게 변화합니다. 즉, 전달 함수는 단순히 VCDL의 이득인 KBCDL과 같습니다.간단히 말해서, PLL에 사용되는 발진기는 불안정성과 위상 오프셋 누적을 가지고 있으며, 보정 클럭이 네트워크의 시간 지연을 단독으로 초래할 때 PLL의 성능을 떨어뜨리는 경향이 있습니다.따라서 안정성

PCB 보드 테스트 시스템은 USB 버스 기반의 자동 테스트 시스템과 가상 기기 설계 이념을 채택하여 컴퓨터의 역할을 충분히 발휘하고 가능한 한 컴퓨터로 전통적인 기기 이념을 대체함으로써 기기 자체의 부피를 줄이고 개발 원가를 낮출 수 있는 새로운 PCB 설계 이념을 가지게 될 것이다.이를 통해 개발의 효율을 높였다.D/A 변환 후 테스트에 필요한 아날로그 인센티브 신호를 테스트 시스템에 적용한 다음 테스트 버스를 통해 테스트 회로를 스위치 매트릭스로 보냅니다.스위치 매트릭스는 마이크로프로세서가 스위치를 제어하는 스위치 매트릭스와 연결된다. 테스트 PCB 보드가 바늘침대에 고정되어 인쇄회로기판의 해당 위치에 신호가 가해지도록 격려하고, 회로 측정 응답을 테스트하며, 수집된 아날로그 양이 핵심 제어로 전송된다.A/D 변환 후, 해당 숫자 양은 PCB 컴퓨터의 소프트웨어에 의해 피드백되고 PCB 컴퓨터에 의해 처리되어 PCB 보드의 합격 여부를 결정합니다.