PCB 기술 - PCB 보드 설계의 보드 레벨 에뮬레이션 기술

회로 기판의 복잡성과 밀도가 증가함에 따라 오실로스코프와 논리 분석기를 사용하여 제한된 테스트 지점을 테스트하고 디버깅하는 작업은 점점 더 복잡해지고 효율성도 낮아지고 있습니다.새로운 EDA 에뮬레이터와 파형 브라우저는 수천 개의 시간 도메인을 사용하여 신호를 모니터링하고 디버깅 범위를 크게 늘릴 수 있습니다.이 문서에서는 보드 레벨 시뮬레이션 기술의 강력한 기능과 보드 설계 및 생산 주기를 단축하는 역할에 대해 자세히 설명합니다.

개발 도구가 아무리 진보적이라도 설계, 구현 및 CAD의 모든 단계에서 발생할 수 있는 크고 작은 결함은 개발 프로세스 전반에 걸쳐 불가피하게 발생합니다.결함이 있는 것은 결코 무섭지 않다.이러한 결함을 조기에 발견하고 제거하는 것이 중요하므로 비용과 시간을 효과적으로 절약할 수 있습니다.보드 레벨 에뮬레이션 도구는 PCB 설계자가 보드 제조 전후에 디버깅 작업을 더 빠르게 수행할 수 있도록 돕는 역할을 합니다.

보드 레벨 시뮬레이션 기술

보드 레벨 에뮬레이션의 주요 단계는 다음과 같습니다.

a. 테스트 계획 수립

시뮬레이션의 첫 번째 단계는 보드 레벨 시뮬레이션에 대한 제품의 구체적인 요구 사항을 충분히 반영하는 완전한 테스트 계획을 수립하는 것입니다.테스트 계획은 두 단계로 나누어 실시할 수 있으며, 첫 번째 단계는 단일 인터페이스 테스트입니다.두 번째 단계는 회로 기판의 전반적인 기능 테스트입니다.

1단계에서는 인터페이스의 유형과 범위를 명확히 정의하고 프로세서와 메모리 인터페이스 간의 격리와 같은 인터페이스를 완전히 격리해야 합니다.그런 다음 인터페이스의 연결 성능과 타이밍 특성을 확인하는 테스트 용례를 만듭니다.

2단계에서는 회로 기판을 여러 기능 블록 (한 기능 블록에 하나 이상의 인터페이스를 장착할 수 있음) 으로 구분해야 합니다.첫 번째 단계에서 각 인터페이스가 작동하는지 확인한 후 전체 회로 기판을 블랙박스로 간주하는 단일 모듈의 기능에 대상을 잠글 수 있습니다.이때 적절한 테스트 벡터 테스트 모듈의 세부 기능을 사용하여 작성된 타이밍 문제와 기능 블록의 특정 데이터를 처리할 수 있습니다.

b. 시뮬레이션 환경의 구축

시뮬레이션에 앞서 다양한 입력 신호를 지원, 처리 및 피드백하고 출력 신호를 측정할 수 있는 완전한 시뮬레이션 환경을 구축해야 합니다.

아날로그 환경에는 다음이 포함되어야 합니다. 1.검사원과 감독원;2. 네트 테이블;3. 모델;4. 디렉토리 구조;

1. 바둑과 모니터

테스트 계획이 작성되면 오류나 결함이 자동으로 기록됩니다.입력한 격려 신호가 회로판에 추가되었을 때, 사람들은 모두 이상적인 출력 결과를 얻기를 원하지만, 시뮬레이션 결과는 좋을 수도 있고 나쁠 수도 있다.이때 출력 결과를 분석하는 데 많은 시간이 소요됩니다.비교하기 위해 다음 스크립트를 작성하면 시간이 많이 걸리는 분석 작업을 피할 수 있습니다.또한 장애 상황을 시뮬레이션하는 동안 플래그를 사용하여 표시할 수도 있습니다.

시퀀스 및 데이터 무결성 문제를 시뮬레이션할 때 결함을 나타내는 작업을 모니터라고 하고, 기능 특성을 시뮬레이션하고 최종 결과를 비교하는 스크립트를 검사자라고 합니다.이 방법은 처음에는 약간의 시간이 걸릴 수 있지만 실제 테스트 단계에서는 파형 검색 및 결과 분석 시간을 크게 줄일 수 있습니다.

2. 네트 테이블

일반적인 원리도 입력 도구에는 Verilog/VVHDL 네트워크 테이블을 생성하는 기능이 있습니다.이 네트워크 테이블에는 모든 구성 요소와 구성 요소 간의 네트워크 연결이 포함되어 있습니다.또한 네트 테이블의 구성 요소와 포트 이름은 기호로 표시됩니다.

3. 모델

각 어셈블리가 필요한 HDL 모델을 시뮬레이션합니다.표준 칩의 Verilog/VVHDL 모델 라이브러리는 Synopsys 또는 다른 공급업체에서 사용할 수 있습니다.이러한 모델은 실제 부품과 유사한 기능을 제공하므로 최신 부품 요구 사항에 맞게 시간을 변경할 수 있습니다.위에서 설명한 바와 같이 네트 테이블의 어셈블리 및 포트 이름은 맵을 입력할 때 선언되는 이름과 같지만 실제 모델에서 사용되는 어셈블리 및 포트 이름은 네트 테이블에서 사용되는 것과 다를 수 있습니다.네트워크 테이블의 포트를 모델에 올바르게 연결하려면 패키지 파일을 생성해야 합니다.이 파일은 네트워크 테이블과 실제 모델 간의 포트 매핑 관계만 제공하며 모델과 네트워크 테이블의 포트 이름이 다른 어셈블리를 위해 특별히 설계되었습니다.건설하다.예를 들어, 컴포넌트 끝 번호의 기호 이름은 OE_이지만 모델의 포트 이름은 OE_n입니다.네트워크 테이블의 기호 핀과 모델 포트 간의 연결 관계를 설정하려면 패키지 파일이 필요합니다.

4. 디렉토리 구조

일반적으로 PCB 설계자는 시뮬레이션 프로세스의 입출력 신호를 추적하기 위해 올바른 디렉토리 구조를 만들어야 합니다.이러한 디렉토리는 서로 다른 유형의 환경 파일을 구분하는 데 사용할 수 있습니다.이러한 파일 유형은 cs, 로컬 개발 모델, 모니터 / 관리자, 스크립트, 보드 테이블, 로그 파일, 덤프 파일 등을 포함합니다. 좋은 디렉토리 구조는 모든 환경 / 코드 파일을 쉽게 관리하고 추적할 수 있습니다.

아날로그 기능 블록 객체로 프레임 작성기/프레임 해제기 사용 (PCI 버스 컨트롤러, 시스템 컨트롤러 및 중재기가 정상적으로 작동할 수 있다고 가정하고 시스템의 프레임 작성기 또는 프레임 해제기에만 테스트를 수행합니다.) PCI 측면에서 인센티브 신호를 입력하고 T1/E1 디지털 회선 측면에서 출력 결과를 검사한 다음 반대로 수행합니다.

다음은 몇 가지 전형적인 테스트 상황입니다. 1.서로 다른 데이터 컨텐트가 있는 프레임2. 프레임 지연;3. 매개 변수 설정이 다른 하이퍼프레임 또는 확장 하이퍼프레임4. CRC 잘못된 프레임 대기.

다른 기능 블록을 동일한 방식으로 시뮬레이션하고 시뮬레이션 결과를 확인할 수 있습니다.이 테스트 단계에서는 다음과 같은 결함이 발생할 수 있습니다: 1.서로 다른 기능 블록의 서로 다른 인터페이스 두 개에는 네트워크 이름이 동일하므로 일반적으로 단락이 발생합니다.2. 신호 라우팅이 한 인터페이스에서 다른 인터페이스로 건너뛰는 등 시스템 통합 문제3. 한 인터페이스의 데이터 형식은 다른 인터페이스에서 지원할 수 없습니다.이 단계는 회로 기판의 데이터 채널 시뮬레이션이라고도 합니다.

시뮬레이션 기술

다음은 보드 레벨 시뮬레이션에 대한 몇 가지 팁입니다. 1.프로그래밍 가능한 PCB 구성 요소의 경우 후면 레이블 파일을 사용해 보십시오.이러한 파일에는 예측 가능한 입력 및 출력 신호 타이밍 정보가 포함되어 있습니다.2. 네트워크 테이블의 모든 전원 네트워크 설명을 확인하고 누락된 경우 즉시 작성해야 합니다.최종 네트 테이블은 회로 기판에 붙지 않습니다.위의 구성 요소에 유의해야 합니다.

기능 시뮬레이션은 상술한 두드러진 장점을 가지고 있지만, 시뮬레이션 결과가 실제 PCB 회로 기판을 완전히 시뮬레이션할 수 없게 하는 한계도 있다.이 제한은 다음과 같이 표시됩니다.HDL에서는 전원 네트워크를 선언할 수 있지만 5V 또는 3.3V와 같은 발생을 나타낼 수 없기 때문에 다른 전원 네트워크 ID가 없습니다. 현재 버전의 HDL에서는 이 기능을 지원하지 않습니다.2. HDL은 아날로그 인터페이스를 시뮬레이션할 수 없습니다.3. 이런 시뮬레이션은 구동 능력과 관련된 문제를 발견할 수 없다.4. 메모리 테스트를 수행하려면 방대한 덤프 파일과 긴 실행 시간이 필요합니다.