PCB 기술 - 다중 레이어 인쇄 회로 기판의 EMI 문제 해결

EMI 문제를 해결할 수 있는 여러 가지 방법이 있습니다.현대 EMI 억제 방법에는 EMI 억제 코팅을 사용하여 적합한 EMI 억제 부품을 선택하고 EMI 시뮬레이션 설계를 선택하는 것이 포함됩니다.이 글은 가장 기본적인 PCB 레이아웃에서 시작하여 EMI 방사선을 제어하는 PCB 계층형 스택의 역할과 설계 기술을 논의했다.

전원 버스

IC의 전원 핀들 근처에 적절한 용량의 콘덴서를 합리적으로 배치하면 IC 출력 전압 점프가 빠르게 변경될 수 있습니다.그러나 문제는 여기서 끝나지 않았다.콘덴서의 주파수 응답 특성이 제한되어 있기 때문에 콘덴서는 전체 주파수 대역에서 IC 출력을 깨끗하게 구동하는 데 필요한 고조파 출력을 생산할 수 없다.또한 전원 모선에서 형성된 순간적 전압은 디커플링 경로의 센서에서 압력 강하를 형성합니다.이러한 순간적 전압은 주요 공통 모드 EMI 간섭 소스입니다.이 문제들은 어떻게 해결해야 합니까?

회로 기판의 IC의 경우, IC 주변의 전력 계층은 이산 콘덴서에서 누출된 에너지의 일부를 수집하여 청정 출력에 고주파 에너지를 제공하는 뛰어난 고주파 콘덴서로 간주 될 수 있습니다.또한 양호한 출력층의 감응은 작아야 하기 때문에 감응으로 합성된 순간적 신호도 작아 공통모드 EMI를 낮춘다.

물론 전원 계층과 IC 전원 핀들 사이의 연결은 가능한 한 짧아야 합니다. 디지털 신호의 상승 추세가 점점 빨라지고 있기 때문에 IC 전원 핀이 있는 용접판에 직접 연결하는 것이 좋습니다.이것은 단독으로 토론해야 한다.

공통 모드 EMI를 제어하려면 전력 평면이 디커플링에 도움이 되고 충분히 낮은 전기 감각을 가져야 합니다.이 동력 평면은 반드시 정교하게 설계된 동력 평면이어야 한다.누가 물어볼지도 몰라요, 얼마나 좋아요?이 질문에 대한 대답은 전원 공급 장치의 계층, 계층 간의 재료 및 작동 빈도 (즉, IC 상승 시간의 함수) 에 달려 있습니다.일반적으로 전력층의 간격은 6mil이고 중간층은 FR4 재료이며 전력층의 평방인치당 등효용량은 약 75pF이다.분명히 층 간격이 작을수록 용량이 커진다.

상승시간이 100~300ps 사이인 부품은 많지 않지만 현재 IC 개발속도에 따라 상승시간이 100~300ps 범위인 부품이 높은 비율을 차지할 것으로 보인다.상승시간이 100~300ps인 회로의 경우 3mil 계층 간격은 더 이상 대부분의 응용프로그램에 적용되지 않습니다.당시 FR4 개전 재료 대신 층간 간격이 1밀보다 작은 층화 기술을 사용하고 고개전 상수를 가진 재료를 사용해야 했다.이제 세라믹과 세라믹 플라스틱은 100 ~ 300ps 상승 시간 회로의 설계 요구 사항을 충족시킬 수 있습니다.

미래에는 새로운 재료와 새로운 방법이 사용될 수 있지만 오늘날 흔히 볼 수 있는 1~3ns 상승 시간 회로, 3~6mil 층 간격 및 FR4 전매체 재료의 경우 일반적으로 고급 고조파를 처리하고 순간 신호를 충분히 낮출 수 있다. 즉, 공통 모드 EMI는 매우 낮게 낮출 수 있다.이 문서에서 제시된 PCB 계층형 스태킹 설계 예는 3 ~ 6밀의 귀 간격을 가정합니다.

전자기 차폐

신호 흔적선의 관점에서 볼 때, 좋은 계층화 전략은 전원층이나 접지층에 바짝 붙어 있는 모든 신호 흔적선을 하나 이상의 층에 두는 것이다.전원 공급 장치의 경우 전원 계층과 접지 계층이 인접해 있고 전원 계층과 지상 계층 간의 거리가 가능한 한 작아야 합니다.이것이 바로 계층화 전략입니다.

PCB 스태킹

EMI를 차단하고 억제하는 데 도움이 되는 스태킹 정책은 무엇입니까?다음 계층형 스태킹 시나리오는 전원 공급 장치의 전류가 단일 레이어에서 흐르고 단일 전압 또는 여러 전압이 같은 레이어의 다른 부분에 분산되어 있다고 가정합니다.여러 전력 계층에 대한 자세한 내용은 나중에 설명합니다.