PCB 블로그 - 전원 무결성을 위한 고속 PCB 보드 에뮬레이션

신호 가장자리가 점점 빨라짐에 따라 오늘날 고속 디지털 PCB 보드의 설계자들이 직면 한 문제는 몇 년 전에는 상상하기 어려웠습니다.1 나노초 미만의 신호 가장자리 변화의 경우 PCB의 전원 계층과 접지 계층 사이의 전압이 회로 기판 어디에서나 다르므로 IC 칩의 전원 공급에 영향을 미치고 칩의 논리적 오류가 발생합니다.고속 부품의 정확한 운행을 확보하기 위해서 설계자는 이런 전압 파동을 제거하고 저항이 낮은 전력 분배 경로를 유지해야 한다.이렇게 하려면 전원과 접지 평면의 고속 신호에서 발생하는 소음을 줄이기 위해 회로 기판에 디커플링 콘덴서를 추가해야합니다.너는 몇 개의 콘덴서를 사용해야 하는지, 각 콘덴서의 값이 얼마여야 하는지, 그리고 그것들을 판 위에 놓아야 하는 곳을 알아야 한다.한편으로, 당신은 많은 콘덴서가 필요할 수도 있고, 다른 한편으로, 회로 기판의 공간은 제한되어 있고 소중하며, 이러한 세부 사항은 설계의 성패를 결정할 수도 있다.

시행착오 설계 방법은 시간이 많이 걸리고 비용이 많이 들기 때문에 일반적으로 설계가 너무 제한되어 불필요한 제조 비용이 증가합니다.소프트웨어 도구를 사용하여 보드 설계 및 보드 리소스 사용을 시뮬레이션하고 최적화하는 것은 다양한 보드 구성을 반복적으로 테스트하는 설계에 있어서 더욱 실용적인 방법입니다.이 문서에서는 광섬유/광대역 무선 네트워크를 위한 xDSM(집약적 서브캐리어 재사용) 회로 기판의 설계를 사용하여 이 과정을 설명합니다.소프트웨어 시뮬레이션 도구는 Ansoft의 SIwave를 사용합니다. 이 소프트웨어는 혼합 전파 유한 요소 기술을 기반으로 레이아웃 도구인 Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore 및 Zuken CR-5000 board Designer에서 직접 보드 디자인을 가져올 수 있습니다.그림 1은 SIwave에서 설계된 PCB 레이아웃입니다.PCB의 구조는 평면적이기 때문에 SIwave는 회로 기판의 공명, 임피던스, 선택한 네트워크의 s 매개변수 및 회로의 동등한 Spice 모델을 포함한 종합적인 분석을 효과적으로 수행 할 수 있습니다.xDSM 보드의 크기, 즉 전원 및 접지 평면은 11 x 7.2 인치 (28 x 18.3cm) 입니다.전원층과 접지층은 모두 23.98밀의 귀두꺼운 안감으로 분리된 1.4밀의 귀두꺼운 동박이다.보드의 설계를 이해하려면 먼저 xDSM 보드의 원판 (설치되지 않은 구성 요소) 특성을 고려해야 합니다.보드의 고속 신호 상승 시간에 따라 최대 2GHz의 대역에서 보드의 동작을 알아야 합니다.그림 2는 0.54GHz에서 정현신호 인센티브 회로기판이 공명될 때의 전압 분포를 보여준다. 마찬가지로 회로기판은 0.81GHz와 0.97GHz 이상의 주파수에서 공명된다.이러한 주파수 공명 모드에서 전원과 접지 평면 사이의 전압 분포를 시뮬레이션할 수도 있습니다.

0.54GHz의 공명 모드에서 플레이트 중심의 전원 평면과 접지 평면 사이의 전압 차는 0이 됩니다.일부 높은 주파수의 공명 모드에서도 마찬가지입니다.그러나 모든 공명 모드가 그런 것은 아닙니다. 예를 들어, 1.07GHz, 1.64GHz 및 1.96GHz의 고급 공명 모드에서 보드 중심의 전압 차는 0이 아닙니다.누실 변화가 없는 점을 찾으면 짧은 시간 내에 큰 전류 변화가 필요한 장비를 배치하는 데 도움이 됩니다.예를 들어, Xilix FPGA 칩이 보드에 배치되면 0.2나노초 이내에 2A의 입력 전류 변화가 발생합니다.짧은 시간 내에 이렇게 큰 전류 변화는 회로 기판의 전원 무결성 문제를 초래하여 회로 기판에 각종 공명 모드가 발생하여 전원 기판과 접지층의 전압이 고르지 못하게 할 수 있다.그러나 일부 공명 모드는 판의 중심에서 제로 손실 특성을 가지고 있기 때문에 FPGA 칩을 여기에 놓으면 판의 이러한 저주파 공명 모드를 피할 수 있습니다.FPGA 칩은 판의 중심에서 이러한 공명 모드로 결합하는 것이 불가능하기 때문에 이러한 저주파 공명 모드를 자극할 수 없습니다.보라색 곡선은 보드 중심에 있는 칩이 전원 평면에서 전류를 흡수할 때 발생하는 공명을 나타냅니다.실제로 피크는 1.07GHz, 1.64GHz, 1.96GHz의 높은 수준의 공명 주파수에 나타나지만 0.54GHz, 0.81GHz, 0.97GHz의 낮은 수준의 공명 주파수에는 나타나지 않습니다.보라색 곡선은 판 중심에 있는 칩이 전원 평면에서 전류를 섭취할 때 발생하는 공명을 나타냅니다.녹색 커브는 칩이 중심 배치에서 벗어날 때의 응답을 나타냅니다.

장치 배치 및 배치는 전원 무결성 문제를 줄이는 데 도움이 되지만 모든 문제를 해결할 수는 없습니다.우선, 너는 모든 핵심 부품을 판의 중심에 놓을 수 없다.일반적으로 장치 배치의 유연성은 제한적입니다.둘째, 특정 위치에서 항상 일부 공명 모드가 발생합니다.예를 들어, 그림 3의 녹색 곡선은 축이 중심을 벗어나는 방향으로 칩을 배치하면 0.54GHz의 공명 모드가 발생합니다.보드 PDS (배전 시스템) 를 성공적으로 설계하는 열쇠는 적절한 위치에 디커플링 콘덴서를 추가하여 전원의 무결성을 보장하고 접지 반발 노이즈가 충분한 주파수 범위에서 충분히 작도록 보장하는 것입니다.

디커플링 콘덴서

FPGA가 0.2ns의 상승 가장자리에서 2A 하락하면 전원 전압이 일시적으로 낮아지고 (하강), 접지 평면 전압이 일시적으로 상승 (접지 반등) 한다고 상상해 보세요.그 변화폭은 회로기판의 임피던스와 칩 편향 핀에서 전류를 공급하는 데 사용되는 디커플링 콘덴서에 달려 있다 (그림 4a).전류의 순식간 값은 2A이고 전압의 순식간 값은 V = Z – I에 의해 결정되며 Z는 칩에서 보는 임피던스이므로 전압의 피크 변동을 피하기 위해 DC에서 신호 대역폭까지의 주파수 범위 내에서 Z 값은 일정한 임계값 미만이어야 합니다.그 변화의 폭은 판의 임피던스와 칩의 편향 핀에서 전류를 공급하는 데 사용되는 디커플링 콘덴서에 달려 있다;전압 피크를 피하려면 Z 값이 DC에서 신호 대역폭까지의 주파수 범위에서 특정 주파수보다 낮아야 합니다.임계값그림의 파선 부분은 PDS 임피던스가 충족되어야 하는 대상 영역입니다.이 설계에서는 전원의 무결성을 유지하기 위해 전원 대지 전압의 변동을 3.3V 기준치의 5% 이내로 유지해야 한다. 따라서 소음은 0.05µ3.3V=165mV보다 클 수 없다. 이에 따라 PDS의 임피던스는 165mV/2A=82.5m로 옴의 법칙에 따라 계산할 수 있다.

주파수의 경우 일반적으로 1kHz 이하 - 전원 공급 장치가 임피던스 특성을 충족하며 전원 공급 장치와 접지 평면의 구조는 임피던스 및 인피던스 특성을 나타내기 때문에 임피던스 특성을 손상시키지 않습니다.주파수가 1kHz보다 높을 때 전류 경로의 센서는 전압이 한계치를 초과할 정도로 충분히 크다. 더 높은 주파수의 경우 디커플링 콘덴서는 전원 평면과 접지 평면 사이의 저임피던스 연결로 필요하다.PDS 임피던스 요구 사항을 충족하는 데 필요한 신호 대역폭은 다음 방정식을 통해 추정할 수 있습니다. 이 설계에서 대역폭은 1.75GHz입니다.

이렇게 넓은 대역폭을 구현하려면 일반적으로 MHz 신호 영역에 많은 고주파 세라믹 콘덴서를 배치하고 kHz 신호 영역에 더 큰 커패시터를 설정해야 합니다.이러한 콘덴서 행렬은 다른 구성 요소와 함께 중요한 보드 공간을 차지합니다.물리적 프로토타입은 시행착오 설계 방법에서 반드시 없어서는 안 될 것이며, 가상 프로토타입 기술은 설계자가 물리적 프로토타입이 필요 없는 상황에서 이 문제를 해결할 수 있도록 한다.이 예제의 xDSM 보드와 같은 PCB 보드를 위해 PDS를 설계하고, SIwave를 사용하여 IC 칩에 포트를 배치하고, 적절한 대역폭 내에서 보드의 입력 임피던스를 계산합니다.그림 5의 빨간색 곡선은 보드에 커패시터가 없는 경우의 임피던스를 보여줍니다.임피던스 축과 주파수 축은 모두 대수 좌표를 사용합니다.시뮬레이션은 전원을 통한 저감응 전류 회로를 무시하고 회로기판 자체의 커패시터의 영향을 보여줍니다.그림에서 볼 수 있듯이 임피던스는 주파수가 낮을수록 증가하지만 전원을 통과하는 회로에도 임피던스가 낮기 때문에 이런 관계는 엄격하지 않다.빨간색 곡선은 회로 기판에 커패시터가 없을 때의 임피던스를 나타냅니다.네이비 커브는 재설계된 임피던스 특성입니다.연한 파란색 곡선은 10nF 콘덴서 행렬을 추가한 후의 임피던스 곡선입니다.컬러 커브 디스플레이는 1nF 콘덴서 행렬을 다시 추가합니다.의 결과입니다.Z=1/(j·C)에 따르면 빨간색 곡선의 선은 판 자체의 용량이 74nF임을 나타냅니다.1MHz에서 82.5m 미만의 목표 임피던스를 유지하기 위해 콘덴서 값은 회로 기판 자체 용량의 거의 30배인 최소 2µF여야 합니다.이를 위해서는 먼저 0.1°F 콘덴서 행렬 22개를 추가해야 합니다.그림의 짙은 남색 곡선은 재설계된 임피던스 특성입니다.대부분의 주파수 범위에서 임피던스 특성을 충족하도록 설계되었습니다.그러나 대역폭의 고급에서는 콘덴서의 ESL (등가 직렬 감지), ESR (등가 직렬 저항) 및 콘덴서 간격으로 인한 추가 감지로 인해 저항 곡선이 저항 특성 요구를 충족시킬 수 없습니다.더 작은 콘덴서에는 더 작은 ESL 및 ESR 값이 있으므로 바이패스를 추가하면 고주파 특성이 향상됩니다.그림 5의 연한 파란색 커브는 다른 10nF 콘덴서 행렬을 추가한 후의 임피던스 커브입니다.녹색 커브는 1nF 콘덴서 행렬을 다시 추가한 결과를 나타냅니다.각 커패시터 행렬의 추가는 임피던스 특성을 향상시켰지만 결과는 여전히 임피던스 특성을 충족시킵니다.설계의 이 단계에서 설계자는 회로 시뮬레이션과 동시에 전자기 시뮬레이션을 추가하여 설계를 완성할 수 있다.이 방법을 사용하면 설계자가 전원 로드 효과를 포함하여 낮은 측면 임피던스를 모델링할 수 있습니다.또한 전원 공급 장치 핀의 소음을 직접 자극하고 전원 평면 소음을 직접 검증하여 전원 평면 임피던스를 과도하게 분석하여 불필요한 설계 오버헤드를 피할 수 있습니다.

먼저 선택한 위치에 입력 및 출력 포트를 추가해야 합니다.위의 IC 칩에 포트를 추가한 다음 전원 입력부에 포트를 추가하고 다른 두 칩의 설치 위치에 포트를 추가합니다.그런 다음 SIwave에서 광대역 스캔을 수행하여 전체 대역폭에서 4x4 S 매개 변수 산란 행렬을 얻을 수 있습니다.그런 다음 전체 웨이브 Spice를 사용하여 Spice 호환 회로 파일을 생성하여 회로 시뮬레이션 환경에서 추가 분석을 수행할 수 있습니다.생성된 회로 파일에서 PCB 보드는 회로의 중심에 있습니다.회로 파일에는 FPGA의 모델인 전류 프로브와 차분 전압 프로브가 있는 전류 소스도 포함됩니다.전체 웨이브 Spice로 생성된 Spice 회로에는 위의 세 개의 콘덴서 매트릭스도 포함됩니다.IC에 네 번째 전기 컨테이너 행렬을 추가하면 고측 임피던스가 더 낮아집니다.이 회로에는 1nF에서 100 µF까지 소량의 디커플링 커패시터가 있는 DC 전원도 포함됩니다.100nF 콘덴서의 작은 어레이로 둘러싸인 다른 두 개의 IC 칩의 모델도 포함됩니다.

파란색과 녹색 곡선은 각각 콘덴서 매트릭스 세트를 추가하거나 추가하지 않은 IC 칩의 전력 무결성 곡선을 나타냅니다.빨간색 곡선은 칩의 입력 전류의 갑작스러운 변화를 나타냅니다.FPGA 전원 전압에 대한 노이즈 시뮬레이션 결과가 제공됩니다.적색 곡선은 칩 입력 전류의 갑작스러운 변화를 나타냅니다. 전류는 0.2 나노초 이내에 0A에서 2A로 변경됩니다.파란색 곡선은 콘덴서 매트릭스 세트가 추가되지 않은 IC 칩의 전압 곡선을 나타냅니다.3.3V에 비해 전압의 파동은 이미 매우 작지만 여전히 5% 의 규격을 초과했다.녹색 곡선은 네 번째 콘덴서 매트릭스를 추가한 후의 전압 파동 곡선을 나타내며, 최종 설계는 전원 소음이 165mV 미만이어야 하는 규범을 만족시킨다.동일한 방식으로 보드의 다른 칩을 분석하여 전력 저하 및 지면 반등의 영향을 받지 않도록 할 수 있습니다.이 예에서 다른 두 칩은 각각 100mA와 50mA를 추출하여 소음에 대한 기여도가 상대적으로 적습니다.PCB 보드급 고속 회로의 설계는 매우 도전적이다.회로가 올바르게 작동하도록 회로의 PDS는 보드에 수백 개의 디커플링 콘덴서를 추가하고 필요에 따라 적절한 콘덴서 값과 위치를 선택하는 등 신중하게 설계되어야합니다.가상 시뮬레이션 방법으로 시행착오 설계 방법을 대체하여 PCB 보드의 전원 무결성 설계를 최적화하면 설계 주기를 효과적으로 단축하고 설계 비용을 절감할 수 있습니다.