PCB 블로그 - 고속 FPGA 기반 PCB 보드 설계 기술

고속 PCB 보드가 원리도 노드를 연결하는 것처럼 간단하고 컴퓨터 모니터에서 보는 것처럼 아름답게 설계될 수 있다면 얼마나 아름다운 일인가.그러나 설계자가 PCB 설계의 초보자이거나 매우 운이 좋은 경우가 아니라면 실제 PCB 설계는 일반적으로 그들이 수행하는 회로 설계만큼 쉽지 않습니다. PCB 보드 설계자는 설계가 최종적으로 효과를 거둘 때까지 많은 새로운 도전에 직면하고 있으며 누군가는 그 성능을 긍정 할 수 있습니다.이것이 바로 고속 PCB 보드 디자인의 현주소입니다. 디자인 규칙과 디자인 가이드가 끊임없이 발전하고 있습니다. 만약 당신이 운이 좋다면 그것들은 성공적인 해결책을 가져올 것입니다.대부분의 PCB 보드는 PCB 구성 요소의 작동 원리와 상호 작용, 보드 입력 및 출력을 구성하는 다양한 데이터 전송 표준에 정통한 원리도 설계자입니다.레이아웃 디자이너 간의 협력 결과, 전선이 인쇄회로 동선으로 전환될 때 어떤 일이 일어날지.일반적으로 원리도 설계자는 최종 회로 기판의 성공 또는 실패에 대해 책임을 집니다.그러나 원리도 디자이너가 레이아웃 기술에 대해 더 많이 알면 알수록 중대한 문제를 피할 수 있는 기회가 생긴다.설계에 고밀도 FPGA가 포함되어 있다면 정교하게 설계된 도식을 설계하기 전에 많은 도전에 직면할 수 있습니다.수백 개의 입력 및 출력 포트, 500MHz 이상의 작동 주파수(일부 설계에서는 더 높을 수 있음), 반mm 미만의 용접구 간격 등의 상호 영향을 포함합니다.

동시 스위치 노이즈

문제는 소위 동시 전환 노이즈(SSN) 또는 동시 전환 출력(SSO)일 수 있습니다.고용량의 고주파 데이터 흐름은 데이터 라인에서 벨과 인터럽트 등의 문제를 일으키고 전원과 접지 평면에서 접지 반등과 전원 소음을 발생시켜 회로 기판의 전체 성능에 영향을 줄 것이다.고속 데이터 라인의 벨과 직렬 교란 문제를 해결하기 위해 차분 신호로 전환하는 것은 좋은 절차이다.차분 쌍의 한 도선은 회점이고 다른 하나는 원점이기 때문에 기본적으로 전감 효과를 없앴다.차등 쌍을 사용하여 데이터를 전송할 때 반환 경로에서 감지되는 전류의 "반등" 소음을 줄이는 데 도움이 됩니다. 전류가 로컬로 유지되기 때문입니다.최대 수백 MHz 또는 몇 GHz의 무선 주파수에 대해 신호 이론은 임피던스가 일치하면 신호 출력을 전송 할 수 있음을 보여줍니다.전송선이 일치하지 않으면 반사가 발생하여 일부 신호만 송신기에서 수신기로 전송되고 기타 부분은 송신기와 수신기 사이에서 왔다갔다하며 반등한다.PCB에서의 차분 신호의 구현 상황은 임피던스 일치 (및 기타 측면) 에서 중요한 역할을 할 것입니다.

차등 궤적 설계

차동 흔적선 설계는 임피던스 제어 PCB 보드의 원리를 기반으로 한다.모델은 동축 케이블과 비슷합니다.임피던스 제어 가능한 PCB에서 금속 평면층은 차폐층 역할을 하는데, 절연체는 FR4 층 압판이고 도체는 신호 흔적선 쌍이다 (그림 1 참조).FR4의 평균 개전 상수는 4.2와 4.5 사이입니다.제조 오차가 동선의 과도한 식각을 초래하여 최종적으로 임피던스 오차를 초래할 수 있다는 것을 몰랐다.PCB 흔적선 임피던스를 계산하는 방법은 필드 분석 프로그램 (일반적으로 2D, 때로는 3D)을 사용하는 것인데, 이는 전체 PCB 로트의 Maxwell 방정식을 직접 구하기 위해 유한원을 사용해야 한다.이 소프트웨어는 흔적선 간격, 흔적선 너비, 흔적선 두께와 절연 높이를 토대로 EMI 효과를 분석할 수 있다.100 특성 임피던스는 차등 연결 케이블의 업계 표준이 되었습니다.100섬 차등선은 길이가 같은 50섬 단단선 두 개로 만들 수 있다.두 개의 흔적선이 서로 가까워지기 때문에, 흔적선 사이의 필드 결합은 흔적선의 차형 저항을 낮출 것이다.100섬 임피던스를 유지하기 위해서는 흔적선의 폭을 약간 줄여야 한다.따라서 100섬 차분대 중 각 도선의 공통 모드 임피던스는 50섬보다 약간 높을 것이다.흔적선의 크기와 사용된 재료는 이론적으로 임피던스를 결정하지만 오버홀, 커넥터, 심지어 부품 용접판은 신호 경로에 임피던스 불연속성을 도입할 것이다.이런 물건이 없으면 보통 불가능하다.때로는 보다 합리적인 레이아웃과 케이블 연결을 위해 PCB의 계층 수를 늘리거나 인바운드 오버홀 같은 기능을 추가할 필요가 있습니다.매몰식 오버홀은 PCB 보드의 일부 계층에만 연결되지만 전송선 문제를 해결하는 동시에 보드의 제조 비용도 증가합니다.그러나 때로는 선택의 여지가 없다.신호 속도가 빨라지고 공간이 좁아짐에 따라 매립식 오버홀 등에 대한 추가 수요가 증가하기 시작했는데, 이는 PCB 보드 솔루션의 비용 요소일 것이다.리본 경로설정에서 신호는 FR-4 재료에 의해 중간에 끼워집니다.미대선에서는 도체가 공기 중에 노출된다.공기의 개전 상수(Er=1)로 인해 최상위 레벨은 클럭 신호 또는 고주파 SERDES 신호와 같은 중요한 신호를 라우팅하는 데 적합합니다.마이크로밴드 경로설정은 전자기장 선을 일부 흡수하여 전자기 간섭(EMI)을 감소시키는 아래 접지 평면으로 결합해야 합니다.벨트 라인에서는 모든 전자기장 라인이 위와 아래의 참조 평면에 결합되어 EMI를 크게 낮춥니다.가능하다면, 너는 가능한 한 넓은 테두리가 결합된 띠선 설계를 사용하지 말아야 한다.이 구조는 참조 평면에서 결합된 차동 노이즈의 영향을 받기 쉽습니다.또한 PCB 보드의 균형 잡힌 제조가 필요하므로 제어하기가 어렵습니다.일반적으로 같은 레이어의 선 사이의 간격을 제어하는 것은 비교적 쉽습니다.

디커플링 및 바이패스 콘덴서

PCB 보드의 실제 성능이 예상대로 작동하는지 여부를 결정하는 또 다른 중요한 측면은 디커플링 및 바이패스 커패시터를 추가하여 제어해야 합니다.디커플링 커패시터를 추가하면 PCB의 전원과 접지 평면 사이의 전기 감각을 낮추고 전체 PCB의 신호와 IC의 임피던스를 제어하는 데 도움이 됩니다.바이패스 콘덴서는 FPGA에 깨끗한 전원 공급 장치(보조배터리 제공)를 제공하는 데 도움이 됩니다.전통적인 규칙은 디커플링 콘덴서는 PCB 보드의 배선이 편리한 곳에 두어야 하며, FPGA 전원 핀의 수가 디커플링 콘덴서의 수를 결정한다.그러나 FPGA의 초고전환 속도는 이런 고정관념을 완전히 깨뜨렸다.일반적인 FPGA 보드 설계에서 전원 공급 장치에 가까운 콘덴서는 부하의 전류 변화에 대한 주파수 보상을 제공합니다.저주파 필터를 제공하고 전원 전압이 떨어지지 않도록 대형 디커플링 콘덴서를 사용하십시오.전압 저하는 설계 회로가 작동할 때 조절기의 응답이 지연되어 발생한 것이다.이 큰 전기 용기는 일반적으로 DC에서 수백 kHz까지의 주파수 응답 범위를 가진 더 나은 저주파 응답을 가진 전해 콘덴서입니다.FPGA의 모든 출력 변화는 에너지를 필요로 하는 신호선을 충전하고 방전해야 한다.바이패스 콘덴서의 기능은 넓은 주파수 범위 내에서 로컬 에너지 저장을 제공하는 것이다.또한 고주파 순간적 고속 전류를 공급하기 위해 작은 직렬 감지를 가진 작은 콘덴서가 필요합니다.느린 응답의 큰 전기 용기는 고주파 콘덴서의 에너지 소모 후에도 계속 전류를 공급한다.전원 버스의 많은 전류 순변은 FPGA 설계의 복잡성을 증가시킵니다.이러한 전류 순변은 일반적으로 SSO/SSN과 관련이 있습니다.전감이 매우 낮은 콘덴서를 삽입하면 전원 버스의 스위치 전류 소음을 제거하는 데 사용할 수있는 부분적 인 고주파 에너지를 제공합니다.이 디커플링 콘덴서는 고주파 전류가 장치의 전원에 들어오는 것을 방지할 수 있으며 FPGA (1cm 미만) 에 매우 가까워야 한다.때때로 많은 작은 콘덴서가 병렬되어 장치의 로컬 에너지 저장기로서 변화하는 전류 수요에 빠르게 응답합니다.일반적으로 디커플링 콘덴서의 흔적선은 구멍을 통과하는 수직 거리를 포함하여 매우 짧아야 한다.소량을 첨가하더라도 도선의 전감을 증가시켜 결합 제거 효과를 낮출 수 있다.

기타 기술

신호 속도가 향상됨에 따라 보드 간에 데이터를 쉽게 전송하는 것이 점점 어려워지고 있습니다.다른 몇 가지 기술을 사용하여 PCB 보드의 성능을 더욱 향상시킬 수 있습니다.첫 번째이자 명백한 방법은 간단한 장치 레이아웃입니다.중요한 연결을 위해 짧고 직접적인 경로를 설계하는 것은 상식이지만 이를 과소평가하지 말아야 한다.간단한 전략이 효과를 볼 수 있는 이상 왜 판의 신호를 번거롭게 조정해야 하는가?거의 같은 간단한 방법은 신호선의 너비를 고려하는 것이다.데이터 속도가 622MHz 또는 그 이상일 때 신호의 피부 향상 효과는 점점 더 두드러집니다.거리가 길면 PCB의 매우 얇은 흔적선 (예: 4 또는 5 밀이) 이 감쇠를 설계하지 않은 저통 필터처럼 주파수가 증가함에 따라 감쇠가 증가하는 신호에 큰 감쇠를 형성합니다.후면판이 길고 주파수가 높을수록 신호선이 넓어야 한다. 길이가 20인치가 넘는 후면판 흔적선의 경우 흔적선 너비가 10밀이나 12밀이어야 한다.일반적으로 보드의 핵심 신호는 시계 신호입니다.시계선이 너무 길거나 잘못 설계되었을 때 특히 속도가 증가할 때 디더링을 확대하고 다운스트림으로 기울일 수 있습니다.오버플로우는 임피던스 변화와 반사를 증가시키기 때문에 다중 레이어 전송 클럭을 피하고 클럭 선에 오버플로우가 없어야 합니다.클럭을 라우팅하기 위해 내부 레이어를 사용해야 하는 경우 위쪽과 아래쪽은 지연 시간을 줄이기 위해 지면을 사용해야 합니다.FPGA PLL을 사용하여 설계하면 출력 평면의 노이즈가 PLL의 디더링을 증가시킵니다.이것이 중요한 경우 PLL에 대해 금속 평면의 두꺼운 식각을 사용하여 PLL 시뮬레이션 및 디지털 전원을 분리 할 수있는 "파워 아일랜드"를 만들 수 있습니다.

속도가 2Gbps 이상인 신호의 경우 더 비싼 솔루션을 고려해야 합니다.이러한 고주파에서는 백플레인과 오버홀 설계의 두께가 신호 무결성에 큰 영향을 미칠 수 있습니다.후면판의 두께가 0.200인치를 넘지 않을 때 효과가 좋다.PCB에서 고속 신호를 사용하는 경우 오버홀 수를 제한하기 위해 가능한 한 계층 수를 줄여야 합니다.두꺼운 보드에서는 신호 레이어를 연결하는 오버홀이 길고 신호 경로에 전송선 분기가 형성됩니다.매입식 오버홀을 사용하면 이 문제를 해결할 수 있지만 제조 원가가 매우 높다.또 다른 옵션은 Rogers 4350, GETEK 또는 ARLON과 같은 저손실 전력 미디어 재료를 사용하는 것입니다.이러한 재료의 비용은 FR4 재료의 거의 두 배이지만 때로는 선택입니다.FPGA의 다른 설계 기술은 I/O 위치를 선택할 수 있습니다.주요 고속 SERDES 설계에서 SERDES I/O는 인접한 I/O 핀을 유지하되 사용하지 않음으로써 격리할 수 있습니다.예를 들어, SERDES Rx 및 Tx, VCCRX# 및 VCCTX# 및 볼의 위치를 기준으로 3x3 또는 5x5 BGA 볼 영역을 유지할 수 있습니다.또는 가능하면 전체 I/O 그룹을 SERDES 근처에 둡니다.설계에 I/O 제한이 없는 경우 이러한 기술은 추가 비용 없이 이점을 제공합니다.이 방법 중 하나는 FPGA 제조업체에서 제공하는 참조 보드를 참조하는 것입니다.대부분의 제조업체는 독점 정보 문제로 인해 특별한 요구 사항이 필요할 수 있지만 참조 보드의 소스 레이아웃 정보를 제공합니다.이러한 보드에는 일반적으로 FPGA 제조업체가 장치를 식별해야 하는 표준 고속 I/O 인터페이스가 포함되어 있습니다.그러나 이러한 보드는 일반적으로 다양한 목적으로 설계되며 특정 설계 요구 사항에 부합하지 않을 수 있습니다.그럼에도 불구하고 이 솔루션은 솔루션 작성의 시작점이 될 수 있습니다.

본문 요약

물론 이 글은 일부 기본개념만 언급하고있다.여기에서 다루는 모든 주제는 책 전체에서 토론할 수 있다.관건은 많은 시간과 정력을 들여 PCB 배치설계를 진행하기전에 먼저 목표가 무엇인지를 똑똑히 파악하는것이다.레이아웃이 완료되면 재설계에 많은 시간과 비용이 소요될 수 있으며 흔적의 폭을 약간 조정해도 마찬가지입니다.PCB 보드 레이아웃 엔지니어를 실제 요구 사항에 맞게 설계할 수 없습니다.시나리오 설계자는 항상 그곳에서 지침을 제공하고 현명한 선택을 하며 솔루션의 성공을 책임집니다.