PCB 뉴스 - 고속 FPGA 회로기판 설계 요점

PCB 보드 설계에서 직렬 간섭을 최소화하기 위해 마이크로밴드와 밴드선의 배치는 몇 가지 준칙을 따를 수 있다.이중띠모양의 선로배치에 대해 배선은 2층의 내판에서 진행되며 량측에 모두 전압참고면이 있다.이때 인접한 레이어의 모든 컨덕터에 직교 경로설정 기술을 사용하여 두 신호 레이어 사이의 거리를 최대화하는 것이 좋습니다.각 신호 레이어와 인접한 참조 평면 사이의 거리를 최소화하면서 필요한 임피던스를 유지하는 개전 재료의 두께입니다.

마이크로밴드 또는 밴드 케이블 경로설정 안내서

흔적선 간격은 회로기판의 배선층 사이의 개전층 두께의 최소 3배이다.에뮬레이션 도구를 사용하여 동작을 미리 에뮬레이션하는 것이 좋습니다.

주요 고속 네트워크의 경우 단일 토폴로지 대신 차등 토폴로지를 사용하여 공통 모드 노이즈의 영향을 최소화합니다.설계 제한 범위 내에서 차등 신호 경로의 양극과 음극 핀을 일치시키려고 시도합니다.

단일 신호의 결합 효과를 줄이고 적당한 간격 (흔적선 너비의 3배 이상) 을 두거나 서로 다른 판층에 배선 (인접층 배선 상호 직교) 한다.또한 시뮬레이션 도구를 사용하는 것도 간격 요구 사항을 충족하는 좋은 방법입니다.

신호 종료 신호 사이의 병렬 길이를 최소화합니다.

동시에 노이즈 변환

당시 시계와 I/O 데이터 속도가 증가하면 출력 변환 횟수가 그에 따라 감소하고 신호 경로의 방전과 충전 기간의 순간적 전류가 그에 따라 증가한다.이러한 전류는 판급 접지 반등 현상, 즉 접지 전압/Vcc가 순간적으로 상승/하락할 수 있다.이상적이지 않은 전원의 큰 순간적 전류는 Vcc의 순간적 하강 (Vcc 하강 또는 함몰) 을 유발합니다.다음은 소음 변환과 동시에 이러한 영향을 줄이는 데 도움이 되는 좋은 회로 기판 설계 규칙을 제공합니다.

이 그림은 사용 가능한 I/O를 최대한 활용할 때 권장되는 신호, 전원 공급 장치 및 접지층의 수를 보여줍니다.

사용되지 않는 I/O 핀을 출력 핀으로 구성하고 저전압으로 제어하여 접지 반발을 줄입니다.

동시에 변환되는 출력 핀의 수를 최소화하여 FPGA I/O 섹션에 균일하게 분포합니다.

높은 에지 속도가 필요하지 않을 경우 FPGA 출력은 낮은 변환 속도를 선택합니다.

다층 PCB 보드의 접지 평면 사이에 Vcc를 삽입하여 고속 흔적선이 각 층에 미치는 영향을 제거합니다.

모든 보드 레이어를 Vcc 및 접지에 사용하여 이러한 평면의 저항과 감전을 최소화하여 낮은 커패시터와 노이즈를 가진 낮은 감전사를 제공하고 평면과 인접한 신호 레이어에서 논리적 신호를 반환합니다.

사전 가중, 균형

최첨단 FPGA의 고속 트랜시버 기능은 효율적인 프로그래밍 가능한 슬라이스의 시스템 구성 요소로 만드는 동시에 회로 기판 설계자에게 독특한 도전을 가져왔습니다.하나의 관건적인 문제, 특히 배치와 관련된 문제는 주파수와 관련된 전송손실로서 주로 피부변화효과와 개전손실로 인해 발생한다.고주파 신호가 도체 표면 (예: PCB 흔적선) 에서 전송될 때 도선의 자감으로 인해 피부로 가는 효과가 발생한다.이런 효과는 도선의 유효한 전도 면적을 줄이고 신호의 고주파 분량을 약화시켰다.개전 손실은 층 사이의 개전 재료의 용량 효과로 인한 것이다.피부로 가는 효과는 주파수의 제곱근과 정비례하고, 개전 손실은 주파수와 정비례한다;따라서 매체 손실은 고주파 신호 감소의 주요 손실 메커니즘이다.

데이터 속도가 높을수록 피부 효과와 개전 손실이 심각해진다.1Gbps 시스템의 경우 링크에서 신호 레벨의 감소는 허용되지만 6Gbps 시스템의 경우 허용되지 않습니다.그러나 현재의 트랜시버는 송신기의 사전 가중 및 수신기의 균형 기능을 갖추고 있어 고주파 채널의 왜곡을 보상한다.또한 신호 무결성을 강화하고 이력선 길이에 대한 제한을 완화할 수 있습니다.이러한 신호 조절 기술은 표준 FR-4 재료의 수명을 연장하고 더 높은 데이터 속도를 지원할 수 있습니다.FR-4 소재의 신호 감쇠로 인해 6.375Gbps로 작동할 때 허용되는 흔적선의 길이는 몇 인치로 제한된다.사전 가중 및 균형 기능을 통해 40형 이상으로 확장할 수 있습니다.

일부 고성능 FPGA는 Stratix II GX 부품과 같은 프로그래밍 가능한 사전 가중 및 균형 기능을 통합하여 FR-4 소재를 사용하여 최대 흔적 선 길이 및 기타 레이아웃 제한을 완화하고 PCB 보드의 비용을 절감할 수 있습니다.사전 가중 기능은 신호의 고주파 분량을 효과적으로 향상시킬 수 있다.Stratix II GX의 4 헤드 사전 가중 회로는 한 비트에서 다른 비트의 공간으로 확장되는 신호 분량의 산란을 줄일 수 있습니다.사전 가중 회로는 최대 500% 의 사전 가중을 제공합니다.데이터 속도, 이력 길이 및 링크 특성에 따라 각 헤드는 최대 16 레벨로 최적화 될 수 있습니다.

Stratix II GX 수신기에는 신호 감쇠를 보상하는 버프 및 선형 이퀄라이저가 포함되어 있습니다.이 장치는 이득 레벨을 입력하는 것 외에도 보드 설계자가 17dB의 최대 균형 레벨을 가질 수 있도록 하며, 16개의 이퀄라이저 레벨 중 어느 하나를 사용하여 보드 손실 문제를 극복할 수 있다.균형 및 사전 가중 기능은 콘서트 환경에서 사용하거나 특정 링크를 개별적으로 최적화하는 데 사용할 수 있습니다.

설계자는 시스템 작동 시 또는 백플레인이나 다른 섀시에 카드를 삽입한 후 구성할 때 Stratix II GX FPGA의 사전 가중 및 균형 단계를 변경할 수 있습니다.이를 통해 시스템 설계자는 사전 가중치 및 균형 수준을 자동으로 예약된 값으로 설정할 수 있는 유연성을 제공합니다.또한 이러한 값은 섀시나 후면에 장착된 슬롯에 따라 동적으로 결정됩니다.

EMI 문제 및 디버깅

인쇄회로기판이 일으키는 전자기 간섭은 전류나 전압이 시간에 따라 변화하고 회로의 직렬 전감과 정비례한다.효율적인 회로 기판 설계는 EMI를 최소화할 수 있지만 완전히 제거할 필요는 없습니다.침입자 또는 열 신호를 제거하고 지면을 적절히 참조하여 신호를 보내는 것도 EMI를 줄이는 데 도움이 됩니다.마지막으로 오늘날 시장에서 흔히 볼 수 있는 표면 마운트 구성 요소를 사용하는 것도 EMI를 줄이는 방법입니다.

복잡한 고속 PCB 설계를 디버깅하고 테스트하는 것은 점점 더 어려워지고 있습니다. 테스트 프로브와 스파이크 베드 테스터와 같은 일부 전통적인 보드 디버깅 방법은 이러한 설계에 적합하지 않을 수 있기 때문입니다.이 새로운 고속 설계는 시스템 내 프로그래밍 기능을 갖춘 JTAG 테스트 도구와 FPGA가 가질 수 있는 내장 자체 검사 기능을 활용할 수 있다.설계자는 동일한 지침을 사용하여 JTAG 테스트 클럭 입력(TCK) 신호를 시스템 클럭으로 설정해야 합니다.또한 한 장치의 테스트 데이터 출력과 다른 장치의 테스트 데이터 입력 사이의 JTAG 스캔 체인 궤적의 길이를 최소화하는 것도 중요합니다.

임베디드 고속 FPGA를 사용하여 성공적인 설계를 하려면 충분한 고속 보드 설계 관행과 핀 배열, 보드 재료 및 스택, 보드 레이아웃 및 터미널 모드와 같은 FPGA의 기능을 충분히 이해해야합니다.내장형 트랜시버를 합리적으로 사용하는 사전 가중 및 균형 기능도 중요합니다.위의 몇 가지를 결합하여 안정적이고 제조 가능한 신뢰할 수 있는 설계를 실현할 수 있습니다.이 모든 요소를 꼼꼼히 고려하고 정확한 시뮬레이션과 분석을 더하면 회로기판 원형의 사고 가능성을 최소화하고 회로기판 개발 프로젝트의 압력을 줄이는 데 도움이 된다.