PCB技術 - 多層PCB回路 基板の設計におけるEMI解

パワーバス

適切な容量のコンデンサを適切に電源ピンの近くに配置するIC することができます IC 出力電圧急上昇. しかし, その問題はここでは終わらない.コンデンサの周波数応答特性の制限により, コンデンサは、駆動するために必要な高調波電力を生成することができない IC フル周波数帯域できれいに出力する.加えて, パワーバス上に形成された過渡電圧は、デカップリング経路のインダクタの電圧降下を引き起こす, そして、これらの過渡電圧は、主共通モードEMI干渉源である. これらの問題をどう解決するか?

まで IC 我々の回路 基板関係がある, 周囲のパワー層 IC 優れた高周波コンデンサと考えられる, これは、クリーンな出力のために高周波エネルギーを提供するディスクリートキャパシタによってリークされたエネルギーの一部を集めることができる. 加えて, 良好な電力層のインダクタンスは小さいはずである, したがって、インダクタンスによって合成された過渡信号も小さい, これにより、コモンモードEMI.

もちろん、デジタル信号の立ち上がりエッジがより速く、より速くなっているので、パワー層とIC電源ピンとの間の接続は可能な限り短くなければならない。そして、ICパワーピンが位置するパッドに直接接続するのがベストである。これは別々に議論する必要がある。

コモンモードEMIを制御するために、パワープレーンはデカップリングを助けなければならず、十分に低いインダクタンスを有する。このパワープレーンは、パワープレーンのよく設計されたペアでなければなりません。誰かが尋ねるかもしれない、どのように良い良いですか？この問題に対する答えは、電源の供給、層間の材料、および動作周波数（すなわち、ICの立ち上がり時間の関数）に依存する。通常、電力層間隔は6 milであり、層間層はFR4材料であり、電力層の平方センチメートル当たりの等価容量は約75 pFである。明らかに、層間隔が小さいほど、キャパシタンスが大きくなる。

100〜300 psの立ち上がり時間のデバイスは多くないが、現在のIC開発速度によれば、100〜300 psの範囲の立ち上がり時間の高いデバイスが占める割合が高い。100〜300 psの立ち上がり時間を持つ回路では、3 mil層間隔は、ほとんどの用途にはもはや適しない。その際，1 mil以下の層間隔で積層技術を採用し，fr 4誘電体材料を高い誘電率を持つ材料に置き換える必要があった。現在、100〜300 psの立ち上がり時間回路の設計要件を満たすことができる。

将来的に新材料および新しい方法を使用することができるが、今日の一般的な1〜3 nsの立ち上がり時間回路、3〜6 mil層間隔およびFR 4誘電体材料のために、通常は、ハイエンド高調波を処理し、過渡信号を十分に低くすることができ、すなわち、コモンモードEMIを非常に低くすることができる。本条で与えられたPCB積層スタッキング例は、3〜6ミルの層間隔を仮定する。

電磁遮蔽

信号トレースの観点から、良好な積層戦略は、1つまたは複数の層に全ての信号トレースを置くべきであり、これらの層は、パワー層または接地層の隣にある。電源に関しては、電力層が接地層に隣接しており、電力層と接地層との間の距離ができるだけ小さいことが、良好な積層戦略であるべきである。これは我々が「階層化」戦略と呼ぶものです。

PCBスタック

どのようなスタック戦略は、EMIを抑制し、抑制するのに役立ちますか？以下の積層スタッキング方式は、電源電流が単一の層に流れ、単一の電圧または複数の電圧が同じ層の異なる部分に分布していると仮定する。複数のパワー層の場合については後述する。

4層板

4層のボード設計にはいくつかの潜在的な問題がある。まず、信号層が外側層上にあっても、パワーが高く、接地層が内側層にある場合、厚さ62 mmの従来の4層基板は、パワー層と接地層との間の距離が依然として大きくなっている。

コスト要件が最初の場合は、次の2つの伝統的な4層のボードの選択肢を考慮することができます。これらの解決策の両方は、EMI抑制の性能を向上させることができるが、基板上の構成要素密度が十分に低く、構成要素の周囲に十分な領域が存在する（必要な電源銅層を配置する）用途に適している。

第一は好ましい解決策である。PCBの外層は接地層であり、中間の2層は信号／電力層である。信号層上の電源は、電源電流の経路インピーダンスを低くすることができる広い線でルーティングされ、信号マイクロストリップパスのインピーダンスも低い。EMI制御の観点から、これは利用できる最高の4 -層PCB構造です。第2の方法において、外側のレイヤーは電源およびグラウンドを使用する。そして、中間の2つのレイヤーはシグナルを使用する。従来の4層ボードと比較して、改良はより小さく、層間インピーダンスは従来の4層基板と同じくらい貧しかった。

トレースインピーダンスを制御したいならば、上記スタッキングスキームは、パワーおよびグラウンド銅アイランドの下にトレースを配置するのに非常に慎重でなければならない。加えて、電源または接地層上の銅アイランドは、DCおよび低周波数接続性を確保するために、できるだけ相互接続されるべきである。

6層板

4層ボード上のコンポーネントの密度が比較的高い場合、6層のボードが最適です。しかし、6層基板設計におけるスタックスキームは、電磁場を遮蔽するのに十分でなく、パワーバスの過渡信号の低減にほとんど効果がない。以下に2つの例を説明する。

第1の例では、電源とグランドはそれぞれ2層目と5層目に配置されている。電源の高い銅インピーダンスのため、コモンモードEMI放射を制御することは非常に好ましくない。しかし，信号インピーダンス制御の観点から，この方法は非常に正しい。

番目の例では, 電源およびグランドは、それぞれ第3.および第4.の層に置かれる. この デザイン 電力供給銅インピーダンスの問題を解決する. 第1.及び第6.の層の低い電磁遮蔽性能のため, 差動モードEMIは増加する. もしシグナル 2つの外層上の線は最小で、トレース長は非常に短い（シグナル), この デザイン 微分モードEMI問題を解く. 銅被覆領域にコンポーネントなし、外層に痕跡なしを充填グラウンド 銅被覆領域（1/20毎波長 間隔として)、特に差動モードEMIを抑制するのが良い. 前述の通り, 銅領域を複数の点で内部接地面と接続する必要がある.

一般的な用途高性能6.層ボード設計 一般に, 第1.層と第6.層は、接地層として配置される, そして、第3.および第4.のレイヤーは、電源およびグラウンドのために使われる. パワー層と接地層との間には、2.つの二重マイクロストリップ信号線層がある, EMI抑制能力は優れている. これの欠点 デザイン つのルーティング層があるだけです. 前述の通り, 外側のトレースが短くて、銅がトレーサレス域に置かれるならば, 同じスタックでも従来の6層 板.

別の6層のpcbボードレイアウトは、信号、グランド、信号、電源、グランド、信号は、高度な信号の整合性設計のために必要な環境を実現することができます。信号層は接地層に隣接し、パワー層と接地層は対になっている。明らかに、欠点は、層の不平衡積層である。

これは通常製造に支障をきたす。この問題の解決策は、第3層のすべての空白領域を銅で満たすことである。銅が充填された後に、第3の層の銅密度がパワー層または接地層に近い場合、この基板は、構造的にバランスのとれた回路基板として厳密にカウントすることができない。銅充填領域は、電源または接地に接続しなければならない。接続ビア間の距離はまだ1 / 20波長であり、どこにでも接続する必要はないかもしれませんが、理想的な状況下で接続する必要があります。

10層板

多層膜間の絶縁分離層 板sは非常に薄い, 10または12層の間のインピーダンス回路 基板非常に低い. 層と積み重ねに問題がない限り, 優れた信号完全性が期待できる. 12層の製造はより困難である 板厚さ62 mのs, そして、12の層を処理することができる多くのメーカーが、ありません基板.

信号層とループ層との間には常に絶縁層が存在するので、10層基板設計における信号線の経路に中間層6を割り当てる解決策は最良ではない。さらに、ループ層に隣接する信号層、すなわち基板レイアウトが信号、グラウンド、信号、信号、パワー、グラウンド、信号、信号、グランド、信号であることが重要である。

この設計は信号電流とそのループ電流の良い経路を提供する。適切な配線戦略は、第1層上のx方向、第3層上のy方向、第4層上のx方向等を配線することである。直観的にルーティングを見て、第1の層1および第3のレイヤーは一対のレイヤー組合せである。そして、第4および第7のレイヤーは一対のレイヤー組合せである。ルーティング方向を変更する必要がある場合には、第1層の信号線を「ビア」で第3層に転送し、方向を変える必要がある。実際には、これを行うことは常に可能ではない可能性がありますが、デザインの概念として、それはできるだけフォローしなければならない。

同様に、信号経路の方向が変化した場合には、第8層から第10層まで、またはビアを介して第4層から第7層へ移動しなければならない。この配線は、信号とループの順方向経路間の緊密な結合を保証する。例えば、信号が第1の層上でルーティングされ、ループが第2の層上でルーティングされ、第2の層上でのみ、第1の層上の信号が「ビア」を介して第3の層に転送される。ループは、低インダクタンス、大きなキャパシタンスおよび良好な電磁遮蔽性能の特性を維持するように、第2の層にまだ続いている。

実際の配線がこのようでないなら、私は何をすべきですか？例えば、第1層の信号線は、ビアホールを通って第10層に達する。抵抗またはコンデンサのようなコンポーネントの接地ピン）。近くにそのようなビアがあるならば、あなたは本当に幸運です。このような近接ビアホールがない場合、インダクタンスは大きくなり、キャパシタンスは減少し、EMIは確実に増加する。

信号線がビアを介して他の配線層に信号線を残す必要がある場合、ループ信号が適切な接地層に滑らかに戻ることができるように、接地ビアをビアの近くに配置する必要がある。第4および第7の層の層状の組合せについては、パワー層と接地層との間の容量結合が良好であり、信号が伝送し易いので、信号ループは電力層または接地層（すなわち、第5または第6の層）から戻る。

マルチパワーレイヤーデザイン

もし両方パワーレイヤー 同じ電圧源では大きな電流を出力する必要がある回路 基板 2つのグループに分ける必要がありますパワー レイヤーとグラウンド レイヤー。の中にこの この場合、ペアごとにパワー とグラウンド レイヤー。このように, 我々は、我々が予想する電流を分ける等しいインピーダンスで、つの一対の電源バスバーを得ます. パワー層のスタッキングがインピーダンスを等しくない場合, シャントは均一ではない,過渡電圧はずっと大きい,そして、EMIは鋭く増加するでしょう.

回路 基板上に異なる値を有する複数の電源電圧がある場合には、それに応じて複数の電源層が必要となる。異なる電源のために彼ら自身の対の電源供給とグランド層をつくってください。上記2つの場合において、pcb基板上の一対の電力層及び接地層の位置を決定するとき、バランス構造の製造者の要求を留意する。

概要

多くの事実を考慮して回路 基板設計 エンジニアによる伝統的な印刷回路 基板厚さ62ミリメートル 穴を盲目にしたり埋めたりすることはありません。の議論 回路 板 この記事の階層化と積み重ねは、これに限られます.の場合回路 板厚みが大きいこの記事で推奨される階層化スキームは理想的ではない.加えて,の処理プロセス 回路 板 ブラインドホールまたは埋込み穴が異なる,そして、この記事のレイヤリング方法は適用できません.

厚さ, ビアプロセスとその層数基板 に 回路 基板 デザイン 問題解決の鍵ではない. ずば抜けている層状積層 電源バスのバイパスとデカップリングを確保し、電源層上の過渡電圧またはグラウンド レイヤーそして電磁場を遮蔽する鍵シグナル および電源装置。理想的に, にあるシグナル ルーティング層とリターングラウンド 層であり、一対の層間隔（または一対以上）はできるだけ小さくしなければならない。これらの基本に基づいてコンセプトsと原則、a回路 板 それは常に デザイン 要件は デザインed。現在 ICの立上り時間非常に短く、短い, 本論文で論じた技術は、EMI遮蔽の問題を解決するために不可欠である.