PCB技術 - 多層PCB設計におけるEMIの解決法

多層におけるEMIの解決法 PCB設計
EMI問題を解決する多くの方法があります. 最近のEMI抑制法を含む：EMI抑制被覆の使用, 適切なEMI抑制部品の選択, EMIシミュレーション設計. 最も始めから 基本PCB レイアウト, 本稿では、その役割と設計手法について論じる PCB層 EMI放射の制御におけるスタッキング.
パワーバス.
ICの電源ピンの近くに適切な容量のコンデンサを適切に配置することにより、IC出力電圧がより速くジャンプすることができる. しかし, その問題はここでは終わらない. コンデンサの限られた周波数レスポンスのため, コンデンサは、全周波数帯域においてIC出力をきれいに駆動するのに必要な高調波電力を生成することができない. 加えて, パワーバス上に形成された過渡電圧は、デカップリング経路のインダクタンスを横切って電圧降下を形成する, そして、これらの過渡電圧は、主共通モードEMI干渉源である. これらの問題をどう解決するか?
私たちの回路基板上のICは, IC周辺のパワー層は、優れた高周波コンデンサとして考えられる, これは、クリーンな出力のために高周波エネルギーを提供するディスクリートキャパシタによってリークされたエネルギーの一部を集めることができる. 加えて, 良好な電力層のインダクタンスは小さいはずである, したがって、インダクタンスによって合成された過渡信号も小さい, これにより、コモンモードEMI.

もちろん, パワー層とICパワーピンとの接続は、できるだけ短くなければならない, デジタル信号の立ち上がりエッジが速くなっているので, そして、ICパワーピンがあるパッドに直接それを接続することは、最高です. これは別途議論する必要がある.
コモンモードを制御するには, パワープレーンはデカップリングを助け、十分に低いインダクタンスを持たなければならない. このパワープレーンは、パワープレーンのよく設計されたペアでなければなりません. 誰かが, どのように良い良い? この問題に対する答えは、電力供給の階層化に依存する, 層の間の材料, and the operating frequency (that is, a function of the IC rise time). 一般に, パワー層の間隔は6 milである, そして、中間層はFR 4材料である, 平方インチあたりのパワー層の等価キャパシタンスは約75 pFである. 明らかに, 層間隔が小さい, 容量が大きい.
100〜300 psの立ち上がり時間を持つ多くのデバイスはない, しかし、現在によると IC開発 スピード, 100～300 psの範囲の立ち上がり時間を有するデバイスは、高い割合を占める. 立ち上がり時間が100〜300 psの回路について, 3 mil層間隔は、ほとんどのアプリケーションにはもはや適しません. その時, 1ミル未満の層間隔での積層技術を使用する必要があった, そして、FR 4誘電材料を高い誘電率で材料に交換すること. 現在, セラミックとセラミックプラスチックは100〜300 psの立ち上がり時間回路の設計要件を満たすことができる.
新しい材料と新しい方法が将来使用されるかもしれませんが, 今日の一般的な1, 3～6ミルの層間隔とFR 4誘電体材料, 通常、ハイエンド高調波を処理し、過渡信号を十分低くすることができる, 即ち, コモンモードEMIは、非常に低い. The PCB層 この記事で示されるスタッキング設計例は、3〜.

Electromagnetic shielding
From the perspective of signal traces, 良いレイヤリング戦略は、1つまたは複数の層にすべての信号トレースを置くことです, そして、これらの層はパワー層または接地層の隣にある. 電源用, 電力層が接地層に隣接しているという良い層戦略が必要である, そして、パワー層と接地層との間の距離は、できるだけ小さい. これは、我々が「階層化」戦略と呼ぶものです.
PCB stacking
What stacking strategy helps to shield and suppress EMI? 次の積層スタッキングスキームは、電源電流が単一層に流れると仮定する, そして、単一の電圧または多重電圧は、同じレイヤーの異なる部分において、分配される. 複数のパワー層の場合については後述する.