PCB技術 - 多層PCB設計におけるEMI問題の解決法

多くの方法があります EMI問題の解決. 最近のEMI抑制法を含む：EMI抑制被覆の使用, 適切なEMI抑制部品の選択, EMIシミュレーション デザイン. 最も基本から始まる PCBレイアウト, この記事では、役割と デザイン 技術 PCB EMI放射制御における層状積層.

パワーバス

ICの電源ピンの近くに適切な容量のコンデンサを適切に配置することにより、IC出力電圧がより速くジャンプすることができる。だがここで問題は終わらない。コンデンサの限られた周波数応答のために、これはコンデンサが完全な周波数帯において、きれいにIC出力を駆動するのに必要な高調波電力を生成することができない。加えて、パワーバスバーに形成された過渡電圧は、デカップリング経路のインダクタにわたって電圧降下を形成する。これらの過渡電圧は、主共通モードEMI干渉源である。どのようにこれらの問題を解決する必要がありますか？

我々の回路基板上のICに関しては、IC周辺の電力層は、高周波エネルギーをクリーン出力のために提供するディスクリートキャパシタによって漏洩されるエネルギーの一部を収集することができる優れた高周波コンデンサとみなすことができる。また、良好なパワー層のインダクタンスは小さいので、インダクタンスによって合成された過渡信号も小さく、コモンモードEMIを低減することができる。

もちろん、デジタル信号の立ち上がりエッジがより速く、より速くなっているので、パワー層とIC電源ピンとの間の接続は可能な限り短くなければならない。そして、ICパワーピンが位置するパッドに直接接続するのがベストである。これは別々に議論する必要がある。

コモンモードEMIを制御するために、パワープレーンはデカップリングを助けなければならず、十分に低いインダクタンスを有する。このパワープレーンは、パワープレーンのよく設計されたペアでなければなりません。誰かが尋ねるかもしれない、どのように良い良いですか？この問題に対する答えは、電源の供給、層間の材料、および動作周波数（すなわち、IC上昇時間の関数）に依存する。一般的に、パワー層の間隔は6 milであり、層間はFR 4材料であり、平方インチ当たりのパワー層の等価キャパシタンスは約75 pFである。明らかに、層間隔が小さいほど、キャパシタンスが大きくなる。

100〜300 psの立ち上がり時間のデバイスは多くないが、現在のIC開発速度によれば、100〜300 psの範囲の立ち上がり時間の高いデバイスが占める割合が高い。100〜300 psの立ち上がり時間を持つ回路では、3 mil層間隔は、ほとんどの用途にはもはや適しない。その際，1 mil以下の層間隔で積層技術を使用し，fr 4誘電体材料を高誘電率材料に置き換える必要があった。現在、100〜300 psの立ち上がり時間回路の設計要件を満たすことができる。

将来、新しい材料と新しい方法が使用されるかもしれないが、今日のために、今日のために、一般的な1〜3 nsの立ち上がり時間回路、3～6 mil層間隔およびFR 4誘電体材料のために、それは通常、ハイエンドの高調波を扱うことができて、過渡信号を十分に低くするために十分である。本条で与えられたPCB積層スタッキング例は、3〜6ミルの層間隔を仮定する。

電磁遮蔽

信号トレースの観点から、良好な積層戦略は、1つまたは複数の層に全ての信号トレースを置くべきであり、これらの層は、パワー層または接地層の隣にある。電源については、電力層と接地層とが隣接しており、電力層と接地層との間の距離は、できるだけ小さいことが望ましい。これは我々が「階層化」戦略と呼ぶものです。

PCB スタック

どのようなスタック戦略は、EMIを抑制し、抑制するのに役立ちますか？以下の積層スタッキング方式は、電源電流が単層に流れると仮定し、単一の電圧または複数の電圧が同じ層の異なる部分に分配される。複数のパワー層の場合については後述する。

4層板

4層のボード設計にはいくつかの潜在的な問題がある。まず、信号層が外側層上にあっても、パワーが高く、接地層が内側層にある場合、厚さ62 mmの従来の4層基板は、パワー層と接地層との間の距離が依然として大きくなっている。

コスト要件が最初の場合は、次の2つの伝統的な4層のボードの選択肢を考慮することができます。これらの解決策の両方は、EMI抑制の性能を向上させることができるが、基板上の構成要素密度が十分に低く、構成要素の周囲に十分な領域が存在する（必要な電源銅層を配置する）用途に適している。

第一は好ましい解決策である。PCBの外層は接地層であり、中間の2層は信号／電力層である。信号層上の電源は、電源電流の経路インピーダンスを低くすることができる広い線でルーティングされ、信号マイクロストリップパスのインピーダンスも低い。EMI制御の観点から、これは利用できる最高の4 -層PCB構造です。第2の方法において、外側のレイヤーは電源およびグラウンドを使用する。そして、中間の2つのレイヤーはシグナルを使用する。従来の4層ボードと比較して、改良はより小さく、層間インピーダンスは従来の4層基板と同じくらい貧しかった。

トレースインピーダンスを制御したいならば、上記スタッキングスキームは、パワーおよびグラウンド銅アイランドの下にトレースを配置するのに非常に慎重でなければならない。加えて、電源または接地層上の銅アイランドは、DCおよび低周波数接続性を確保するために、できるだけ相互接続されるべきである。

6層板

4層ボード上のコンポーネントの密度が比較的高い場合、6層のボードが最適です。しかし、6層基板設計におけるスタックスキームは、電磁場を遮蔽するのに十分でなく、パワーバスの過渡信号の低減にほとんど効果がない。以下に2つの例を説明する。

第1の例では、電源とグランドはそれぞれ2層目と5層目に配置されている。電源の高い銅インピーダンスのため、コモンモードEMI放射を制御することは非常に好ましくない。しかし，信号インピーダンス制御の観点から，この方法は非常に正しい。

第2の実施例では、第3および第4の層にそれぞれ電源およびグランドを配置する。この設計は、電源銅インピーダンスの問題を解決する。第1および第6の層の低い電磁遮蔽性能のために、微分モードEMIは増加する。つの外層上の信号線の数が最小であり、トレース長が非常に短い場合（信号の最高高調波の波長の1／20より短い）、この設計は、差動モードEMI問題を解決することができる。外部クラッド層の部分とトレースがなく、クラッド領域（間隔の1／20波長毎）を接地し、特に差動モードEMIを抑制するのに適している。前述したように、銅領域と内部接地面とを多点で接続する必要がある。

汎用高性能6層基板設計一般的に、第1及び第6の層は接地層としてレイアウトされ、第3及び第4の層はパワー及びグラウンドに使用される。パワー層と接地層の中間には2つの二重マイクロストリップ信号線層があるので、EMI抑制能力は優れている。この設計の欠点は、2つのルーティング層だけがあるということである。前述したように、外側トレースが短く、銅がトレースレス領域に配置される場合、同じ積層は、従来の6層基板でも達成することができる。

別の6層のボードレイアウトは、信号、グランド、信号、電源、グランド、信号は、高度な信号の整合性設計のために必要な環境を実現することができます。信号層は接地層に隣接し、パワー層と接地層は対になっている。明らかに、欠点は、層の不平衡積層である。

これは通常製造に支障をきたす。この問題の解決策は、第3層のすべての空白領域を銅で満たすことである。銅が充填された後に、第3の層の銅密度がパワー層または接地層に近い場合、この基板は、構造的にバランスのとれた回路基板として厳密にカウントすることができない。銅充填領域は、電源または接地に接続しなければならない。接続ビア間の距離はまだ1 / 20波長であり、どこにでも接続する必要はないかもしれませんが、理想的な状況下で接続する必要があります。

10層板

多層基板間の絶縁分離層は非常に薄いので、回路基板の10または12層間のインピーダンスは非常に低い。層化と積層に問題がない限り、優れた信号完全性を得ることが完全に期待される。厚さ12 milの12層板を製造することは困難であり，12層板を加工できるメーカは多くない。

信号層とループ層との間には常に絶縁層が存在するので、10層基板設計における信号線の経路に中間層6を割り当てる解決策は最良ではない。さらに、ループ層に隣接する信号層、すなわち基板レイアウトが信号、グラウンド、信号、信号、パワー、グラウンド、信号、信号、グランド、信号であることが重要である。

この設計は信号電流とそのループ電流の良い経路を提供する。適切な配線戦略は、第1層上のx方向、第3層上のy方向、第4層上のx方向等を配線することである。第1の層1および第3の層は直観的にアライメントを見て、一対の層状の組合せである。第4および第7のレイヤーは一対の層状の組合せである。ルーティング方向を変更する必要がある場合には、第1層の信号線は「ビア」を介して第3層に移動し、方向を変える。実際には、これを行うことは常に可能ではない可能性がありますが、デザインの概念として、それはできるだけフォローしなければならない。

同様に、信号経路の方向が変化した場合には、第8層から第10層まで、またはビアを介して第4層から第7層へ移動しなければならない。この配線は、信号とループの順方向経路間の緊密な結合を保証する。例えば、信号が第1の層上でルーティングされ、ループが第2の層上でルーティングされ、第2の層上でのみ、第1の層上の信号が「ビア」を介して第3の層に転送される。ループは、低インダクタンス、大きなキャパシタンスおよび良好な電磁遮蔽性能の特性を維持するように、第2の層にまだ続いている。

実際の配線がこのようでないならば、どうですか？例えば、第1の層上の信号線は、ビアホールを通って第10の層へと進み、ループ信号は第9の層から接地面を見つけなければならず、ループ電流は、（例えば、抵抗器またはコンデンサのような構成要素の接地ピンのような）最も近い接地を見つける必要がある。近くにそのようなビアがあるならば、あなたは本当に幸運です。このような近接ビアホールがない場合、インダクタンスは大きくなり、キャパシタンスは減少し、EMIは確実に増加する。

信号線がビアを介して他の配線層に信号線を残す必要がある場合、ループ信号が適切な接地層に滑らかに戻ることができるように、接地ビアをビアの近くに配置する必要がある。第4および第7の層の層状の組合せについては、パワー層と接地層との間の容量結合が良好であり、信号が伝送し易いので、信号ループは電力層または接地層（すなわち、第5または第6の層）から戻る。

多重電力層設計

同じ電圧源の2つの電力層が大きな電流を出力する必要がある場合、回路基板は2層の電力層および接地層に配置されるべきである。この場合、絶縁層は、電源および接地レイヤーの各々の間で置かれる。このように、我々は、我々が予想する電流を分ける等しいインピーダンスをもつ2つの一対のパワーバスバーを得ます。パワー層のスタッキングがインピーダンスを不均一にすると、シャントは均一でなく、過渡電圧は非常に大きくなり、EMIは急激に増加する。

回路基板上に異なる値を有する複数の電源電圧がある場合には、それに応じて複数の電源層が必要となる。異なる電源のために彼ら自身の対の電源供給とグランド層をつくってください。上記2つの場合において、回路基板上の一対の電力層及び接地層の位置を決定するとき、バランス構造の製造者の要求を留意する。

要約する

エンジニアによって設計された回路基板の大部分は、厚さが62ミルで、盲目であるか埋蔵されていないビアを有する従来のプリント回路基板であるという事実に鑑みて、この論文における回路基板の積層と積層の議論はこれに限定される。厚みの大きい回路基板については、この論文で推奨される積層スキームは理想的ではない。また、ブラインドホールや埋め込み孔を有する回路基板の処理工程が異なり、この場合の積層方法は適用できない。

厚さ, via process and the number of layers in the circuit board デザイン 問題解決の鍵ではない. 良い層スタッキングは、バイパスと パワー bus and minimize the transient voltage on the power layer or グラウンド layer. The key to shielding the electromagnetic field of the シグナル and power supply. 理想的に, there should be an insulating isolation layer between the シグナル routing layer and the return グラウンド layer, and the pairED layer spacing (or more than one pair) should be as small as possible. これらの基本的な概念と原則に基づきます, 常に会うことができる回路基板 デザイン 要件は デザインed. 現在、ICの立ち上がり時間は非常に短く、短い, 本論文で論じた技術は、EMI遮蔽の問題を解決するために不可欠である.