PCB技術 - 異なるルーティング層、同じスタブを持つPCB

貴重な経験のN年間では、スタブを介して遭遇するときは、最良の方法は、下層の表面層にデバイスをルートするためには、デバイスの上部層に底層をルートすることですので、スタブを最小限に抑えることができます。しかし、あなたがどの層に行っても、スタブが非常に低くならないと感じるような状況がありますか？

さて、本当にそのような操作があります、そして、我々は実際にそれをたくさん見ます。より理想的なデバイスレイアウトでは、高速信号トランシーバーチップを同じ側に、または表面上または下部に配置したい。理由はとても簡単です。この場合、表面層上のピンから内部層まで穴をあけると、下層に行く（デバイスが表面層に配置されていれば、それが反対側である場合）、2つのビアがスタブを介して比較的短いことになり、信号伝送品質を向上させる。そして、常に戻って掘削を言及しないでください。これは、品質を確保することができますコストと処理フローを簡単かつ迅速に保存します。誰もそれを拒否すると信じていますね。

しかし, いくつかの高速信号は両方の装置を前面に置くことができない, これらの高速配線に注意しない. あなたは、我々が彼らのトランスミッションを最初に確実にしたい限り, 簡単に表面にそれらを置く必要があります, 右? いくつかのものを得ることができます。, 一人で PCBエンジニア? 例えば, つのデバイスの両側に高速配線を持つピンです...

実際にはそのような装置があり、広く使用されている。そのうちの1つは、私たちの主人公、今日は、Ccieゴールドフィンガーです。それは、我々のPCIE娘カード設計の多くで遭遇します。そのパッケージは、両面パッド構造です。最近，このようなpcie信号と多くの接触があり，人工知能分野で主に用いられている。

TXリンク（どのようにTXまたはRXを分割する方法）は、最下層にあり、メインチップは、表面層に配置されているので、我々の内部配線はどの層にアクセスできないようです。上部にあるか下層に置かれるか、同じ側に置かれるとき、それは長いスタブでビアのうちの1つです。この時、PCBエンジニアのムードは下の写真の状況と矛盾しているようです。

前の予言を終えた後に、この記事が記述したいケースについて話しましょう。このシグナルはpcie 3を使用する。0プロトコル（8 Gbps）、ボードの厚さは2.0 mmです。最初の版では、コストを節約するために、お客様は私たちが戻って掘削せずにそれを行うことができれば私たちに尋ねたし、我々の高速氏はすべてのターンでお客様のバックドリルを呼び出していない。viaのスタブは約60 milであり，8 gbps信号に対しては依然として許容可能である。お客様もボードに対して疑惑の意識を込めて投票しましたが、幸いにも長くはかかりませんでした。ボードに戻った後、顧客はPCIEテスト（娘カードをテストのためにベースに挿入されました）を実行して、それが本当にOKであるとわかりました、そして、トランスミッションで問題がありませんでした。

すべてが終わった後, 顧客は、後で再び2番目のバージョンを始めました, そして、他の配線にいくつかの変更があった, そして、回路図のPCIE部分は変更されなかった. それは、PCIE直接コピーが罰金であると思われました, しかし、より低い痕跡がより高い速度信号に道を譲る必要があるので, 前のバージョンに従って底層を追跡し続けることは不可能です. この時に, the PCBデザイナー とにかく、長いビアスタブがあると思いました, そして、影響は同じであるべきです, したがって、彼らは下部層と対称の上層にトレースを置く, so the second version of the link became like this ( Since the difference between the two will be compared later, it will be more convincing for us to compare the same link with different wiring layers).

これは私が以前に言ったことですが、それが上っているかダウンしているとしても、避けられない長いスタブがあります。実際には、一見して、それは同じ感じです。これは実際にそうですか？

つのケースをシミュレーションで比較しましょう、そして、それらの透過損失は非常に驚くべき結論を持っています、すなわち、それは本当に同じです。以下のように：高速紳士が何度もそれを確認した後。確かに2つの曲線は、本当に正確に同じです。赤い曲線は緑色で覆われている。

それを考えると、同じことが真実です。この線形時間不変システムのために。実際、彼らは同じであるべきです。その理論はあまり説明したくない。あなたはこの種の用語に興味がある場合は、それを検索することができます。簡単に言えば、最終的なレセプションの観点から、最初の時間は同じですし、長いスタブと短いスタブの順序は、スタブが同じであるときに世話をされていません。エネルギーは、エネルギーを受信端に発振を通して伝達するときと同じである。それで、あなたが下から上まで、または、底から底まで動くならば、この種のケースが重要でないようです？

何度もあなたが正しいと思う結論を持っているときは、しばしば多くの人々の鼓動に耐える必要があります。例えば、同僚は、彼らがアイダイアグラムが同じであるかどうか見るためにトランシーバモデルを与えられるべきであると示唆しました？さて、多くの人々のために、S -パラメタが時間領域波形またはアイダイアグラムよりはるかに直観的でないので、この考えは非常に良いです。

PCBメーカー 突然、元のギャップはとても大きくなるでしょう, 目の高さは、実際に50. 両方とも良い波形があるようです, しかし、PCIE関連で, これは娘カード部だけです. ベースボードに接続した後, 受信マージンは非常に小さい, だからこれは既に大きなギャップです.

驚いた後、我々は2つのリンクのリターン損失を振り返って、最終的に違いを見つけました。

リターン損失の観点から、バージョン1の結果は、確かにバージョン2のものよりよいでしょう。これが眼図の違いの理由である。このように、スタブを介して常に存在するような状況において、我々のルーティング層の選択は実際に大きな影響を与えます。そして、我々はもはや伝統に従って下層か上層に頼ることができません。このとき、具体的な問題を詳細に分析しなければならない。