以下は、オフセット源の解析と解決策です 高速PCB, 誰にでも役立つといいな.
高速ディジタルデバイスにおける信号同期はディジタルICからの正確なスイッチング測定に依存する信号の切り替え時間に影響を与える要因は多く,間違った推定ではデバイスのビット誤り率が増加する。冗長性のないデバイスにおいては、より高いビットエラーレートがPCBの機能停止を引き起こすことがある。
1 .信号の立ち上がり/立ち下がり時間とスキュー
デジタルICは、いくつかの出力キャパシタンスおよび特性インピーダンスを有する。そして、それはスイッチ状態間のスイッチング時に遅延を生じる。信号の立ち上がりおよび立ち下がり時間は、通常、ほぼ直線的であるが、実際の立ち上がりおよび立ち下がり時間は指数関数的であり、単純なRC直列回路で測定された値と同様である。
この線形近似は、スイッチング周期が立ち上がり/立ち下がり時間に伴う等価時定数よりもはるかに長い低いスイッチング速度に適している。線形近似はスイッチング時間を過小評価する傾向がある。もう1つの近似は、オン状態のローエンドとオフ状態のハイエンドとの間のスイッチング速度を遷移に設定するのに要する時間である。
残念ながら、これらの近似は、デジタル信号の適切な立ち上がり/立ち下がり時間を過小評価することができる。これは、適切なスイッチング速度および同期信号ネットワークを選択するとき、問題を引き起こすことがありえる。
信号交換の効果とそれが生じるスキューは2倍である。まず、連続したICを通過した信号の到達時間に誤差が生じる。異なるICは、わずかに異なる出力パルス形状を生成することができ、出力パルスは、正確なデジタルパルスストリームに従って変更することができる。これは、信号間の異なる参照時間を生成し、これは、設計者が高速回路を同期させるときに問題を引き起こす可能性がある。
第2に、スイッチングの間の指数的な上昇および立ち下がり時間は、出力電圧がノイズのマージンまたは未定義の領域に落ちる原因になることがありえる。有効なRC時定数に似たデータレートでPCBをドライブしようとすると、ビットエラーレートが増加します。
データレートが100 Mbpsより高いとき、PCBでフォワーディングまたは埋込みクロックを使用することによって、偏差を減らすべきです。大部分の高速設計において、シグナルはクロストークを減らすために差動対において、発送される。これは、差動信号ネットワークにおけるトレースペアの正の脚と負の脚との間の正確なスキュー補償を必要とする。信号劣化が主要な問題になる前に、Gbpsデータレートまたはより高いデータ料金はほんの数ピコ秒のスキューを許すだけであるかもしれません。
回路基板基板と寄生容量の影響
真空中に浮遊する導電性トレースを考慮することにより,簡単なシミュレーションでディジタル信号のずれを考慮できる。より良いシミュレーションは、隣接する導体間の寄生容量を生成する基板の存在を考慮する。この寄生容量は、与えられたトレースの全静電容量を増加させる並列コンデンサとして見ることができる。これは実効RC時定数を増加させ、スキューを増加させる。
相互接続密度が増加すると、寄生容量はさらに増加するだけである。これらの回路はトレース間の間隔が密であり、寄生容量が高くなる。トレースの幅を適切に調整する必要があり、トレースを設計プロセス中に適切に整合できるようにする必要があります。
多層PCBで, PCB基板のエポキシ樹脂及びガラス織布は、スキューにも影響を及ぼす. のため PCB製造 制限, 織り模様は、各トレースとほとんど一致しない. 代わりに, ブレードとトラックは、それらの間の角度で配置されます, そして、角度は位相遅れをつくることによって、スキューに影響します. 編み物パターンとトレースの間の横方向のオフセットは、スキューにも影響します.
時間領域において、これは与えられたトレースのシグナルの伝播遅延に影響を及ぼします。これらの場合のスキューは、通常PS/inch単位で定量化される。長いトレースは、より大きなスキューを蓄積し、中距離のトレースのために、スキューは数ピコ秒に達することができます。これは、Gbpsで動作するデバイスにおける信号劣化の可能性を大いに増大させる。多層基板中のこれらの信号劣化問題を補償するために、高速ラミネートがしばしば使用される。
3 .不整合トレースはPCB上にある
イン PCB設計, 不整合長または伝搬遅延に起因するタイミングオフセットは通常ジグザグトレースによって補償される. ミスマッチされたトレース長を持つ信号ネットは、ネットワークの最長のトレースまでのすべてのトレース長と一致することができる. カーブは、その長さを増加させるためにより短いトレースに加えられる必要があります.