PCBニュース - PCB生産偏差の「層偏差」の生成と影響

「層偏差」の生成と影響 PCB生産 deviation
Last year, 私たちは技術の海にとても酔いしれていたので、私たちは自分自身を外すことができなかった, それは、彼らがあまりに背が高くて、理解できないと言う何人かの読者を引き起こしました. 新年の初めに, let’s talk about the impact of [size=1em]PCB生産 信号品質と製品性能. 一旦ハードウェア製品が設計されると, 生産しなければならない. しかし, 全生産で, ずれがあるに違いない. 回路基板生産に起因する偏差? 偏差はどのくらい? 製品性能はこの偏差を受け入れるか? これらの多くの問題,
今日, 私は、生産に起因する多くの偏差の1つについて話します.「層偏差は、異なるコアプレートの製造中のコアとコアとの間の不整合の現象を指す.
The PCBボード コアの層とPPの層で積層されます. PPは半固体である, 紙の上と下に糊を塗るようなもの, そして、それらを1つずつ積み重ねる. それを100 %並べるのは不可能です., 接着剤は流動性, 積み重ねて再び押す, その紙は滑るだろう. スタックを厚くする, 層全体が大きい, the effect is shown in the figure below
Let's take a look at the actual PCB 状況, such as routing in the GSSG stack (GND layer- Signal layer- Signal layer- GND layer), and the design effect
We study layer bias, 信号の劣化に対する層バイアスの影響を研究することを目的とした. 以下は、層バイアスの影響を説明する典型的な例である.
1. The influence of layer deviation on impedance

Traces often need to pass through dense via areas on the board, BGA領域とコネクタ領域のような. この時に, トレースとビアの間の距離は限られている. それはあなたが離れて滞在したい場合は離れて滞在することはできません. ここで配線が制限されているとよく言われる.
インピーダンステーブルの設計, 線幅と線距離が異なるトレースの許容インピーダンス変動範囲を示す, 100オーム++/- 10 %, 95オーム++/- 8 %。, 設計インピーダンスがプレス後の材料の小さなDKによる100オームのトレースであると仮定する, 測定したインピーダンスは105オームである, しかし、デザイン要件によると, 105オームのインピーダンスは100オーム+を超えない+/- 10 %, 工場の配送品質を満たす工場.
上記の105オームインピーダンスの前提で, トレースは再びビアを通過する, デザインステージの間に以下の図に示されたオリジナルデザインにそれをレイアウトすると仮定する. 我々は、生産と処理のリンクが左にシフトされることを知っている, or to the right (not what we want), これは完全にランダムです. 設計段階で, 最悪の観点から製品性能を考慮すべきである. 以下は右側偏差のみを分析する.
オリジナルデザインのインピーダンスは106Ω. 5ミルの層偏差が起こるならば, ビアの反パッド領域に入るトレースのインピーダンスは、108オームまで上方に変動する. If in a dense via area (such as BGA), トレースはしばしば出てくるためにビアのいくつかの行を通過する必要があります, トレースインピーダンスが頻繁に変動する原因となる, と同様である。. あなたのシステムは頻繁に2オームインピーダンスの変動を許容できるか? If your trace impedance has been made to the upper limit of 110 ohm (that is, 100 ohm +10%), 110オームに2オームを加える, それはまだ許容できますか? それは、それの歩留まりに影響を及ぼしますか PCB製品? 後にこれらの種類の問題について心配します, それは、デザイン段階でそれらを避ける方法を見つけるのがよりよいです.