精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
1. PCB配線 調整
私は質問をしたいです：それはマシンの不満足な生地のために調整する時間がかかります。一般に、手動配線を用いる。最近使用されるPCBボードの大部分は、チップをパッケージするためにより高いピン密度を有するチップを使用する必要があり、バス（ABUS、DBUS、CBUSなど）では、動作周波数が高いため、リード線は当然のことながら短くする必要があり、高密度の信号線は基板の小さな領域に均等に分配される。
私は、これらの濃い信号線を調整するのにより多くの時間がかかると感じます。一つは、ラインの間の距離を調整することです。配線工程においては、配線を時々変更する必要がある。あなたがそれを変更するたびに、あなたもレイアウトされている各行の間隔を再度必要があります。それが終わりに行くほど、これは起こります。二つ目は、新しく追加された行をできるだけ多くの幅で収容できるように、線幅を調整することです。一般的に、多くの線に曲がりがあり、1つの曲がり角は1つのセクション、手動調整は1つずつ調整することができますし、調整する時間がかかります。
配線のプロセスでは、私のアイデアに従って手動でワイヤを引くことができます。完成後、ソフトウェアは自動的にこれらの2つの側面から調整することができます。または布が終了した場合でも、スレッドを変更したい場合は、それを大まかに変更して、ソフトウェアを調整することができます。最後に、部品のパッケージを調整する必要があると感じました。つまり、全体の配線を調整し、ソフトウェアを作る必要があります。それはずっと速いでしょう。私はprotel 98を使います。私は、このソフトウェアは自動的にコンポーネントのパッケージの距離を調整することができますが、行の間隔と線幅を知ることができます。これらの関数のいくつかはまだ私に利用できないかもしれません。ここでお願いします。
回答：線幅と線間隔は、トレース密度に影響する2つの重要な要因です。一般に、動作周波数の高い基板を設計する場合、配線前のトレースの特性インピーダンスを決定する必要がある。固定PCBスタックの場合、特性インピーダンスは線幅を決定する。線間隔は、クロストーク（クロストーク）の大きさと絶対的な関係を有する。最小許容線距離は、信号時間遅延及び信号完全性に対するクロストークの影響が許容できるか否かに依存する。シミュレーション・ソフトウェアによりシミュレーションにより最小線距離を求めることができる。すなわち、配線の前に、必要な線幅および最小線距離が決定されなければならず、特性インピーダンスおよびクロストークに影響を及ぼすので、ウィルでは変更することができない。これは、ほとんどのEDA配線ソフトウェアは、自動配線または調整を行うときに線幅と最小線の距離を変更しない理由です。配線ソフトウェアに線幅と最小線距離が設定されていれば、配線調整の便宜性はソフトウェア巻取エンジンの能力に依存する。あなたが会社遠征に興味があるならば、我々の曲がり角エンジンをためしてください。
2. 高速に関して デジタルPCB
PCBとケースの間の接地点を適切に選ぶ原理は何か？また、一般的なPCBレイアウトエンジニアは、常にデザインガイド/レイアウトガイドラインに従います。一般ガイドがハードウェア/システムエンジニアかシニアPCBエンジニアかどうか知りたいです。WHOは、取締役会レベルシステムのパフォーマンスに主に責任を負わなければなりませんか？
回答：エンクロージャの接地点を選択する原理は、リターン電流のための低インピーダンス経路を提供し、このリターン電流の経路を制御するためにシャシーグラウンドを使用することである。例えば、通常、高周波デバイス又はクロック発生器の近傍では、PCBの接地層をシャシーグラウンドに接続して、電流ループ全体の面積を最小化し、電磁放射を低減するために、固定ねじを使用することができる。ガイドラインを策定するのに責任がある人は、それぞれの会社が異なる状況で異なった取り決めをするかもしれません。ガイドラインの策定は、電気的仕様を満たす達成可能なガイドラインを策定するために、システム全体、チップ、および回路全体の動作原理を十分に理解しなければならない。したがって、私の個人的な観点から、ハードウェアシステムエンジニアは、この役割によりふさわしいようです。もちろん、上級PCB技術者は、このガイドラインをより良くするために、実際の実装で経験を提供することができます。
3 .回路基板のデバッグはこれらの観点から進んでください。
質問：ボードが設計された後、どの側面をデバッグする必要がありますか？
回答：デジタル回路に関する限り、最初に3つの順序を決定します。
1 .すべての電源値が設計要件を満たすことを確認する。複数の電源を有するいくつかのシステムは、電源の順序及び速度に対して特定の仕様を必要とする場合がある。
2 .全てのクロック信号周波数が正常に動作し、信号エッジに非単調な問題がないことを確認する。
（3）リセット信号が仕様要件を満たしているか確認する。
これらが正常であるならば、チップは最初のサイクル（サイクル）信号を出すべきです。次に、システムの動作原理及びバスプロトコルに従ってデバッグする。
4 .一般的に使用される電子PCB設計ソフトウェアは、どのように、回路干渉の要件を満たしますか？
Q :どのようなPCB設計ソフトウェアがあるのか、Protel 99を使用して要件を満たすPCBを設計する方法。例えば、高周波回路の要件を満たすためには、どのように回路を考慮して干渉の要件を満たすために？
回答：私はprotelを使用する経験がない、次のデザイン原則を議論するだけです。
高周波ディジタル回路は伝送線路の影響が信号品質やタイミングに与える影響を主に考慮する。特性インピーダンスの連続性と整合性、終端方法の選択、トポロジー方法の選択、トレースの長さと間隔、クロック（またはストローブ）信号スキューの制御など。
デバイスが修正されている場合は、一般的な干渉防止の方法は、間隔を増やすか、グラウンドガードのトレースを追加することです
質問：回路基板のサイズが固定されている場合、より多くの機能が設計に収容される必要がある場合、PCBのトレース密度を増加させることがしばしば必要であるが、これはトレースの相互干渉を増加させることができ、同時に、トレースはあまりに薄い。インピーダンスが低下することができないように、高速（＞100 MHz）の高密度PCB設計のスキルを紹介します？
回答：高速設計と 高密度PCB, crosstalk interference (crosstalk interference) really needs special attention, それがタイミングと信号完全性に大きな影響を及ぼすので. ここで注意するいくつかのポイントがあります
1 .配線の特性インピーダンスの連続性と整合性を制御する。
2 .トレース間隔の大きさ。一般的に見られる間隔は線幅の2倍です。トレース間隔がシミュレーションによるタイミングと信号完全性に及ぼす影響を知ることができ，最小許容間隔を求めた。異なるチップ信号の結果は異なることがある。
3 .適切な終了メソッドを選択します。
4 .同じようなクロストークが同じ層上の隣接するトレースの場合より大きいので、同じルート方向を有する2つの隣接する層を避けてください。
5 .トレースエリアを増やすためにブラインド/埋込みビアを使用してください。しかし、PCBボードの製造コストは増加する。
実際の実装で完全な並列性と等しい長さを達成するのは本当に難しいですが、できるだけそれをする必要があります。加えて、差動終端および共通モード終端は、タイミングおよび信号完全性に対する影響を軽減するために確保することができる。
