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Di seguito vengono descritti due metodi di progettazione di base per ridurre SSO basati sul meccanismo di generazione SSO per circuiti stampati dotati di FPGA.
1. Metodo di progettazione per ridurre l'accoppiamento induttivo
I risultati della simulazione mostrano che l'accoppiamento induttivo sul pacchetto chip/interfaccia PCB è il colpevole che porta a picchi ad alta frequenza nella forma d'onda SSO. Un loop di segnale con una dimensione di t*d è composto da un segnale via e il più vicino via terra. La dimensione di questo ciclo indica la forza dell'accoppiamento induttivo. Più grande è l'area del loop di interferenza I/O, più facile è per il campo magnetico generato invadere il loop interferente adiacente. Più grande è l'area del loop di segnale I/O interferente, più suscettibile alle interferenze di altri loop I/O. Pertanto, per ridurre il crosstalk e il parametro t, nella progettazione dovrebbe essere utilizzato un PCB più sottile e l'I/O chiave sul PCB dovrebbe essere condotto fuori da uno strato di segnale più basso. Allo stesso tempo, i progettisti possono ridurre il crosstalk accorciando la distanza tra vie I/O e vie di terra. Il progettista collega specialmente una coppia di pad I/O al piano di terra e al piano VCCIO per ridurre l'area del loop del segnale dei pin interferenti e dei pin interferenti.
Per valutare l'efficacia di questo metodo sono state effettuate due misurazioni su FPGA I/O Bank1 e Bank2. Tutte le porte I/O di queste due banche sono configurate come interfacce LVTTL 2.5-V con un'intensità di corrente di 12mA, e sono terminate con un condensatore 10pF attraverso una stripline 50Ω .
In Bank1, il pin AF30 è il pin disturbato. Nel design FPGA, i 6 pin di W24, W29, AC25, AC32, AE31 e AH31 sono programmati per logica "0", e sono collegati al piano di terra del PCB attraverso vias. I cinque pin U28, AA24, AA26, AE28 e AE30 sono programmati per logica "1" e collegati al piano VCCIO del PCB. Le altre 68 porte I/O subiscono contemporaneamente cambiamenti di stato ad una frequenza di 10MHz, quindi sono pin che causano interferenze. Per confronto, gli I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 e AE30 non sono programmati per essere rettificati o VCCIO pin in Bank2, ma rimangono inutilizzati. Altri 68 Entrambi gli I/O sono ancora accesi e spenti contemporaneamente.
Test sperimentali mostrano che il rimbalzo al suolo su AF30 nella Banca 1 è stato ridotto del 17% rispetto al G30 nella Banca 2, e anche il calo di potenza è stato ridotto del 13%. Anche i risultati della simulazione verificano questo miglioramento. Poiché l'aspetto del perno di terra programmabile accorcia la distanza d tra il loop di interferenza e il loop interferente, è prevista la riduzione dell'SSO. Tuttavia, poiché l'area del loop del segnale nel pacchetto chip non può essere ridotta, anche il grado di miglioramento è limitato.
2. Ridurre l'impedenza di PDN attraverso la progettazione ragionevole
L'impedenza tra il VCCIO e i pin di massa all'interfaccia sul PCB è il criterio più importante per la valutazione delle prestazioni PDN di un chip FPGA. Questa impedenza di ingresso può essere ridotta utilizzando un'efficace strategia di disaccoppiamento e utilizzando una coppia più sottile potenza/piano terra. Ma il metodo più efficace è quello di accorciare la lunghezza dei vias di potenza che collegano le sfere di saldatura VCCIO al piano VCCIO. Inoltre, accorciando la potenza via ridurrà anche il loop formato da esso e il terreno adiacente via, rendendo questo loop meno suscettibile ai cambiamenti nello stato del loop I/O interferente. Pertanto, il piano VCCIO dovrebbe essere disposto più vicino allo strato superiore del PCB durante la progettazione.
Sintesi di questo articolo
In questo articolo viene effettuata un'analisi completa della simulazione del rumore di commutazione sincrona su un PCB con FPGA. I risultati dell'analisi mostrano che il crosstalk sul pacchetto e l'interfaccia PCB e la distribuzione dell'impedenza PDN sul pacchetto e PCB sono due importanti cause di SSO.
I modelli correlati possono essere utilizzati per aiutare i progettisti di PCB a ridurre SSO e ottenere progetti PCB migliori. L'articolo introduce anche diversi metodi per ridurre SSO. Tra questi, un'allocazione ragionevole degli strati di segnale e il pieno uso di pin di terra/potenza programmabili possono aiutare a ridurre il crosstalk induttivo a livello PCB e organizzare VCCIO in una posizione più bassa nello stack PCB può anche ridurre l'impedenza PDN.
