Technologie PCB - Réduction du SSO grâce à la conception de carte PCB

On décrit ci - après deux méthodes de conception de base pour réduire le SSO basées sur un mécanisme de génération de SSO pour une carte de circuit imprimé équipée d'un FPGA.

1. Méthodes de conception pour réduire le couplage inductif

Les résultats de la simulation montrent que le couplage inductif sur l'interface chip Packaging / PCB est responsable des pics de haute fréquence dans la forme d'onde SSO. Une boucle de signal de taille T * D est constituée d'un trou de passage de signal et d'un trou de passage de terre le plus proche. La taille de cette boucle représente l'intensité du couplage inductif. Plus la surface de la boucle d'interférence I / o est grande, plus le champ magnétique généré peut facilement envahir la boucle perturbée adjacente. Plus la zone de la boucle de signaux d'E / s perturbée est grande, plus elle est susceptible d'être perturbée par d'autres boucles d'E / S. Par conséquent, pour réduire la diaphonie et le paramètre T, un PCB plus mince devrait être utilisé dans la conception et les E / s critiques sur le PCB devraient provenir d'une couche de signal moins profonde. Dans le même temps, les concepteurs peuvent réduire la diaphonie en réduisant la distance entre les trous d'entrée / sortie et les trous de mise à la terre. Les concepteurs se sont spécialisés dans la connexion d'une paire de Plots d'E / s au plan de masse et au plan vccio pour réduire la zone de boucle de signal des broches interférentes et des broches interférentes.

Pour évaluer l'efficacité de la méthode, deux mesures ont été effectuées sur FPGA I / o bank1 et bank2. Tous les ports d'E / s de ces deux groupes sont configurés en tant qu'interface LVTTL 2,5 V avec une intensité de courant de 12 ma et se terminent par un condensateur 10 PF via une ligne à ruban de 50 îles.

Dans bank1, la broche af30 est la broche perturbée. Dans la conception FPGA, les 6 broches de w24, W29, ac25, ac32, ae31 et ah31 sont programmées à un "0" logique et connectées au plan de masse du PCB par des trous traversants. Les cinq broches u28, aa24, aa26, ae28 et ae30 sont programmées à un "1" logique et connectées au plan vccio du PCB. Les 68 autres ports d'E / s changent d'état simultanément à une fréquence de 10 MHz, ce sont donc des broches qui causent des interférences. En revanche, les E / S w24, W29, ac25, ac32, ae31, ah31, u28, aa24, aa26, ae28 et ae30 ne sont pas programmées pour la mise à la terre ou les broches vccio dans bank2, mais elles ne sont pas utilisées. Les 68 autres entrées / sorties sont toujours ouvertes et fermées simultanément.

Des essais expérimentaux ont montré que l'af30 de la colonne 1 avait un rebond au sol réduit de 17% et une réduction de 13% de la suspension de puissance par rapport au G30 de la colonne 2. Les résultats de la simulation valident également cette amélioration. On peut s'attendre à une diminution du SSO car l'apparition de broches de terre programmables raccourcit la distance d entre la boucle perturbée et la boucle perturbée. Cependant, comme la surface de boucle de signal dans le boîtier de la puce ne peut pas être réduite, le degré d'amélioration est également limité.

2. Réduire l'impédance PDN par une conception raisonnable

L'impédance entre le vccio et la broche de mise à la terre de l'interface PCB est le critère le plus important pour l'évaluation des performances PDN des puces FPGA. Cette impédance d'entrée peut être réduite en utilisant une stratégie de découplage efficace et en utilisant un couple alimentation / plan de masse plus mince. Mais le moyen le plus efficace est de raccourcir la longueur du trou d'alimentation qui relie la bille de soudage vccio au plan vccio. En outre, le raccourcissement du trou d'alimentation réduira également la boucle formée par celui - ci et le trou de mise à la terre adjacent, rendant cette boucle moins vulnérable aux changements d'état de la boucle d'E / s perturbatrice. Par conséquent, lors de la conception, le plan vccio doit être disposé plus près de la couche supérieure du PCB.

Résumé de cet article

Cet article présente une analyse de simulation complète du bruit de commutation synchrone sur PCB à l'aide d'un FPGA. Les résultats de l'analyse montrent que la diaphonie sur l'encapsulation et l'interface PCB et la distribution d'impédance PDN sur l'encapsulation et le PCB sont deux causes importantes de SSO.

Des modèles connexes peuvent être utilisés pour aider les concepteurs de PCB à réduire le SSO et à obtenir une meilleure conception de PCB. Cet article décrit également plusieurs façons de réduire votre SSO. Parmi ceux - ci, une répartition rationnelle de la couche de signal et une utilisation adéquate des broches programmables de mise à la terre / d'alimentation contribuent à réduire la diaphonie inductive au niveau du PCB, et l'agencement du vccio à un emplacement peu profond dans la pile de PCB peut également réduire l'impédance PDN.