Tecnología de PCB - Reducir SSO a través del diseño de placas de circuito de PCB

A continuación se describen dos métodos básicos de diseño para reducir los SSO basados en el mecanismo de generación de SSO de una placa de circuito impreso equipada con fpgas.

1. métodos de diseño para reducir el acoplamiento inductor

Los resultados de la simulación muestran que el acoplamiento inducido en la interfaz chip Packaging / PCB es el culpable de los picos de media y alta frecuencia en la forma de onda sso. El bucle de señal del tamaño t * D está compuesto por el agujero de paso de señal y el agujero de paso de tierra más cercano. El tamaño de este circuito indica la intensidad del acoplamiento inductivo. Cuanto mayor sea el área del bucle de interferencia I / o, más fácil será que el campo magnético generado invada el bucle de interferencia adyacente. Cuanto mayor sea el área del bucle de señal de E / S perturbado, más vulnerable será a la interferencia de otros bucles de E / S. Por lo tanto, para reducir la conversación cruzada y el parámetro t, se deben usar PCB más delgados en el diseño, y el E / s clave en los PCB debe salir de una capa de señal más superficial. Al mismo tiempo, los diseñadores pueden reducir las conversaciones cruzadas reduciendo la distancia entre los agujeros de E / S y los agujeros de tierra. El diseñador se especializa en conectar un par de almohadillas de E / s al plano de tierra y al plano vccio para reducir el área del bucle de señal de los pines de interferencia y los pines de interferencia.

Para evaluar la efectividad de este método, se realizaron dos mediciones en los bancos I / o bank1 y bank2 de la fpgas. Todos los puertos de E / s de ambos grupos están configurados como interfaces lvttl 2.5v, con una intensidad de corriente de 12 ma, y están conectados al extremo del capacitor 10pf a través de una línea de banda de 50 islas.

En bank1, el pin af30 es el pin perturbado. En el diseño de la fpgas, los seis Pines w24, w29, ac25, ac32, ae31 y ah31 están programados para ser lógicamente "0" y conectados al plano de tierra del PCB a través de agujeros. Los cinco Pines u28, aa24, aa26, ae28 y ae30 están programados como la lógica "1" y conectados al plano vccio del pcb. Los otros 68 puertos de E / s experimentan cambios de Estado simultáneos a una frecuencia de 10 mhz, por lo que son los pines que causan interferencia. Por el contrario, I / o w24, w29, ac25, ac32, ae31, ah31, u28, aa24, aa26, ae28 y ae30 no están programados como pines de tierra o vccio en bank2, pero no están en uso. Los otros 68 E / s siguen abiertos y cerrados al mismo tiempo.

Las pruebas experimentales han demostrado una reducción del 17% en el rebote terrestre del af30 en el tren 1 y del 13% en la caída temporal de potencia en comparación con el g30 en el tren 2. Los resultados de la simulación también verifican esta mejora. Debido a que la aparición de Pins de tierra programables acorta la distancia d entre el bucle de interferencia y el bucle de interferencia, se puede esperar una reducción de sso. Sin embargo, debido a que no se puede reducir el área del bucle de señal en el paquete del chip, el grado de mejora también está limitado.

2. reducir la resistencia del pdn a través de un diseño razonable

La resistencia entre los pines de tierra de la interfaz vccio y PCB es el criterio más importante para la evaluación del rendimiento del pdn del chip fpgas. Esta resistencia de entrada se puede reducir mediante el uso de estrategias efectivas de desacoplamiento y el uso de pares de planos de alimentación / tierra más delgados. Pero la forma más eficaz es acortar la longitud del agujero de alimentación que conecta la bola de soldadura vccio al plano vccio. Además, acortar el paso de la fuente de alimentación reducirá el circuito formado por él y el paso de tierra adyacente, lo que hará que el circuito sea menos vulnerable a los cambios en el Estado del Circuito de E / s que interfieren. Por lo tanto, durante el proceso de diseño, el plano vccio debe colocarse más cerca de la planta superior del pcb.

Resumen de este artículo

En este trabajo, el ruido del interruptor simultáneo en el PCB se simula y analiza exhaustivamente con fpgas. Los resultados del análisis muestran que la conversación cruzada en la interfaz encapsulada y PCB y la distribución de la resistencia pdn en el encapsulamiento y PCB son dos causas importantes de sso.

Los modelos relevantes se pueden utilizar para ayudar a los diseñadores de PCB a reducir SSO e implementar un mejor diseño de pcb. Este artículo también presenta varias formas de reducir sso. Entre ellos, la distribución racional de la capa de señal y el pleno uso de los pines de tierra / fuente de alimentación programables ayudan a reducir la conversación cruzada inductiva a nivel de pcb, y colocar vccio en una posición más poco profunda en la pila de PCB también puede reducir la resistencia pdn.