Berita PCB - Peraturan penutupan PCB DDR2 DDR3

Beberapa netizen mengatakan bahawa garis data DDR terkunci oleh DQS, jadi panjang patut disimpan sama. Alamat dan garis kawalan terkunci oleh jam, jadi mereka perlu menjaga hubungan panjang yang sama dengan jam. Secara umum, tiada masalah dengan panjang yang sama. Dalam terma impedance, secara umum, DDR memerlukan 60 ohms dan DDR2 memerlukan 50 ohms. Jangan buang jejak untuk menghindari ketidakberhenti dalam impedance. Dalam terma percakapan salib, selagi jarak garis diperbesar, satu lapisan isyarat dilapis, dan tiada masalah. Beberapa netizen juga berkata bahawa mereka simulasi hasil DDR2: ralat panjang jam ke baris kurang dari 0.5mm; panjang maksimum kurang dari 57mm; perbezaan panjang antara garis jam dan garis alamat relatif kurang dari 10 mm.

Sembilan Teknologi menyatakan sama ada ia menggunakan cip pada papan PCB atau menggunakan garis DIMM, DDR dan DDRx (termasuk DDR2, DDR4, dll.) adalah relatif sukar untuk dibaca dan menulis dengan SDRAM segerak tradisional. Ada tiga kesulitan utama: pertama, masa. Kerana DDR menggunakan pemicu pinggir ganda, dan sirkuit penyegerakan satu pinggir jam umum, terdapat perbezaan besar dalam pengiraan masa. Alasan untuk pemicu dua pinggir DDR adalah bahawa jam didarab di dalam cip. Nampaknya kadar alamat data sama dengan jam ke luar. Untuk memastikan bahawa perbezaan fasa kecil dari kumpulan isyarat boleh dihukum, DDR menggunakan penyegerakan paket untuk memicu isyarat DQS pada isyarat DQ data, jadi penyegerakan masa yang diperlukan pada DDR adalah diantara DQ dan DQS, bukan diantara data umum dan jam. Selain itu, apabila menguji masa penerbangan maksimum dan minimum Tflight, isyarat umum dihitung antara pinggir isyarat melewati aras ujian Vmeas dan ambang keputusan rendah Vinl dan ambang tinggi Vinh. Untuk memastikan masa setup dan masa tahan yang cukup, kawal masa penerbangan tidak mempertimbangkan kelajuan isyarat sendiri. Kerana aras rendah DDR, hanya aras sementara Vref digunakan sebagai aras ujian. Apabila menghitung masa setup dan masa tahan, kadar gelisah pinggir pengubahan isyarat mesti dianggap, dan ekstra tambahan mesti ditambah apabila menghitung masa setup dan masa tahan. Pembayaran kadar pembunuhan. Nilai kompensasi ini diperkenalkan dalam spesifikasi khas DDR atau data cip. Kedua, sepadan. DRR mengadopsi aras SSTL. Penimbal istimewa ini memerlukan sirkuit luaran untuk menyediakan tarik-up. Nilai adalah 30-50 ohm, dan tahap VTT adalah setengah dari tahap tinggi. Tarik-up ini akan menyediakan semasa DC untuk operasi penimbal, jadi semasa sangat besar. Selain itu, untuk menekan refleksi, persamaan impedance garis penghantaran dan persamaan perlawanan siri juga diperlukan. Hasilnya ialah pada isyarat data DDR, terdapat perlawanan siri 10-22 ohm pada setiap ujung, dan tarik-up dekat dengan ujung DDR; bagi isyarat alamat, perlawanan siri disambung ke hujung penghantaran dan tarik-up dekat dengan hujung DDR. Ketiga, integriti kuasa. Kerana perubahan aras kecil DDR (seperti 2.5V untuk SSTL2 dan 1.8V untuk SSTL1), ia memerlukan kestabilan tegangan rujukan tinggi, terutama Vref dan VTT. Gelung fasa-kunci analog dalaman sering digunakan dalam cip yang menyediakan jam DDR. Keperluan sumbangan kuasa rujukan sangat tinggi; kerana VTT menyediakan arus besar, kekuatan bekalan kuasa diperlukan untuk cukup rendah, dan kekuatan pemimpin kuasa cukup kecil; Selain itu, DDR berfungsi secara serentak dengan banyak isyarat, kelajuan tinggi, bunyi penyukaran serentak serius, distribusi kuasa yang masuk akal dan bekalan kuasa yang baik Sirkuit sambungan sangat diperlukan.1. CLK mempunyai panjang yang sama dengan X, dan perbezaan antara paling panjang dan paling pendek tidak lebih dari 25 mil

2. Panjang DQS adalah Y, dibandingkan dengan CLK, Y sepatutnya berada dalam julat [X-1500,X 1500mils]

3. Panjang DM dan DATA adalah Z, dibandingkan dengan DQS setiap kumpulan, Z sepatutnya dalam jangkauan [Y-25,Y 25mils]

5. Kawalan kekuatan: DQ DQS DM CONTROL COMMAND CLK impedance adalah 55ohm - 15% 1. Pengkumpulan wayar · Ingatan dalam sistem ARM adalah umumnya 32- bit atau 16- bit, dan biasanya terdiri dari satu atau dua cip memori. Garis data boleh dibahagi menjadi satu kumpulan, dua kumpulan atau empat kumpulan. Pembahagian kumpulan adalah: DATA0-31, DQS0-3, DQM0-3 sebagai kumpulan; Bahagian dua kumpulan: DATA0-15, DQS0-1, DQM0-1 sebagai kumpulan, DATA16-31, DQS2-3, DQM2-3 sebagai kumpulan; Empat kumpulan dibahagi menjadi satu kumpulan: DATA0-7, DQS0, DQM0 adalah satu kumpulan, DATA8-15, DQS1, DQM1 adalah satu kumpulan, DATA16-23, DQS2, DQM2 adalah satu kumpulan, dan DATA23-32, DQS3, DQM3 adalah satu kumpulan. Ia dibahagi kepada beberapa kumpulan, yang boleh ditentukan mengikut bilangan cip dan ketepatan kawat. Apabila kabel, garis isyarat kumpulan yang sama mesti berada di lapisan yang sama. Sisanya adalah isyarat jam, isyarat alamat dan isyarat kawalan lain. Garis isyarat ini adalah kumpulan. Kumpulan garis isyarat ini sepatutnya dijalankan pada lapisan yang sama sebanyak mungkin 2. Matinga isometrik. DATA0-31, DQS0-3, DQM0-3 dari DDR semua sepadan dengan panjang yang sama, tidak kira sama ada mereka dibahagi kepada satu kumpulan, dua kumpulan atau empat kumpulan. Ralat dikawal pada 25mil. Ia boleh lebih panjang daripada garis alamat, tetapi tidak lebih pendek.b. isyarat jam, isyarat alamat dan isyarat kawalan lain semua sepadan dengan panjang yang sama, dan ralat dikawal pada 50mil. Selain itu, jika ia adalah jam DDR, ia mesti dijalankan sesuai dengan keperluan garis perbezaan. Panjang dua garis jam mesti dikawal dalam 2.5 mils ralat, dan panjang tidak disambung mesti dikurangkan. Garis jam boleh 20-50 mils lebih panjang dari alamat dan garis isyarat lain.3. Ruang · Kawalan ruang patut mempertimbangkan keperluan impedance dan ketepatan jejak. Prinsip jarak biasa adalah 1W atau 3W. Jika ada cukup ruang untuk kabel, garis data boleh dijalurkan pada jarak 3W, yang boleh mengurangkan banyak saling bercakap. Jika ia tidak berfungsi, sekurang-kurangnya jarak 1W mesti dijamin. Selain itu, jarak antara garis data dan garis isyarat lain mesti sekurang-kurangnya 3W, dan lebih baik jika ia boleh lebih besar. Jarak antara jam dan garis isyarat lain sepatutnya disimpan sekurang-kurangnya 3W dan sebanyak mungkin. Prinsip 1W dan 3W juga boleh diterima untuk ruang penghujung, dan prinsip 3W patut digunakan dahulu.

Yang di atas ialah perkenalan peraturan LAYOUT PCB DDR2 DDR3, Ipcb juga menyediakan penghasil PCB dan teknologi penghasilan PCB