Substrat IC - Pakej lanjutan untuk masa depan 2.5D dan 3D

Selain proses maju, pakej maju telah menjadi teknologi utama untuk melanjutkan Hukum Moore. Teknologi seperti 2.5D, 3D dan Chiplets telah menjadi topik panas dalam industri semikonduktor dalam tahun-tahun terakhir. Bagaimana, tepatnya, pakej maju bermain peran utama dalam melanjutkan Hukum Moore? Apa sifat teknologi pakej seperti 2.5D, 3D dan Chiplets?

Intelijen buatan (AI), Internet Kendaraan, 5G dan aplikasi lain telah muncul, dan mereka semua perlu menggunakan cip fungsi maju dengan komputer kelajuan tinggi, transmisi kelajuan tinggi, kelemahan rendah dan konsumsi tenaga rendah. Namun, semasa permintaan perhitungan meningkat berbilang kali,bagaimana untuk melanjutkan Hukum Moore adalah cabaran bagi industri setengah konduktor.

Sebagaimana skala mikro cip menjadi lebih sukar, integrasi heterogen dilahirkan.

Dengan kata lain, proses semikonduktor maju bergerak ke dalam 7 nm, 5 nm, dan kemudian 3 nm dan 2 nm. Saiz Transistor menghampiri had volum fizikal atom. Hadangan elektronik dan fizik juga membuatnya semakin sukar bagi proses maju untuk terus berkurang dan menambah.

Sebagai hasilnya, selain daripada terus mengembangkan proses maju, industri setengah konduktor juga mencari cara lain untuk menjaga cip kecil dan efisien. Design bentangan cip kemudian menjadi penyelesaian baru untuk melanjutkan Hukum Moore, dan konsep Sistem Architektur Design Integration Heterogeneous (HIDAS) muncul pada s a at sejarah dan menjadi momentum inovasi cip IC.

Yang disebut integrasi heterogene, secara luas-luas, adalah integrasi dua cip yang berbeza, seperti memori + cip logik, fotoelektrik + komponen elektronik, dll., melalui pakej, tumpukan 3D dan teknologi lain. Dengan kata lain, integrasi dua cip dengan proses yang berbeza dan ciri-ciri yang berbeza boleh dipanggil integrasi heterogen.

Kerana pasar aplikasi lebih berbeza, kos, prestasi dan populasi sasaran setiap produk berbeza, jadi teknologi integrasi heterogene yang diperlukan juga berbeza, dan trenden fokus pasar secara perlahan-lahan muncul. Oleh itu, industri pembangunan IC, produksi dan peralatan setengah konduktor telah melabur dalam pembangunan integrasi heterogene, 2.5D, pakej 3D, Chiplets dan teknologi pakej populer lain, berdasarkan idea integrasi heterogene, seperti tumbuh bambu selepas musim semi.

Pengepasan 2.5D mengurangi biaya produksi cip secara efektif

Dalam masa lalu, untuk mengintegrasikan cip bersama-sama, kebanyakan penggunaan Sistem dalam teknologi Pakej (SiP), seperti pakej PiP (Pakej dalam Pakej), pakej PoP (Pakej pada Pakej). Namun, sebagai telefon pintar, AIoT dan aplikasi lain, tidak hanya memerlukan prestasi yang lebih tinggi, tetapi juga untuk menyimpan saiz kecil, konsumsi tenaga rendah, dalam kes ini, kita mesti mencari cara untuk tumpukan lebih banyak cip untuk mengurangkan volum, oleh itu, teknologi pakej semasa selain SiP asal, tetapi juga ke arah pembangunan teknologi pakej tiga dimensi.

Dalam ringkas, pakej tiga-dimensi bermakna menggunakan interposer Silicon (interposer Silicon) yang dibuat langsung dari wafer Silicon, daripada menggunakan plastik sebelumnya "carrier wajer", dan pakej beberapa cip dengan fungsi berbeza langsung ke dalam cip yang lebih efisien. Dengan kata lain, menambah cip silikon di atas silikon, dengan cara yang meningkatkan biaya dan keterangan fizikal proses, menjaga Hukum Moore hidup.

Dan pakej stereoskopik lebih biasa dengan pakej 2.5D dan 3D, di sini kita bermula dari pakej 2.5D. Pakej yang dipanggil 2.5D, konsep utama ialah mengatur pemproses, memori atau cip lain di Silicon Interposer (Silicon Interposer), yang disambung oleh Micro Bump, supaya wayar logam di dalam Silicon Interposer boleh menyambung isyarat elektronik dari cip yang berbeza. Kemudian, TSV digunakan untuk menyambung Bump logam bawah, dan plat pembawa wayar digunakan untuk menyambung bola logam luaran untuk mencapai sambungan yang lebih dekat antara cip, cip dan substrat pakej.

Pengepasan 2.5D dan 3D adalah teknologi pengepasan stereo yang terkenal. (Sumber: ANSYS)

Teknologi pakej 2.5D yang kini diketahui adalah tidak lebih dari CoWoS TSMC. Koncep teknologi CoWoS adalah untuk meletakkan cip setengah konduktor (seperti pemproses, memori, dll.) bersama-sama pada lapisan sementara silikon, dan kemudian menyambungkannya ke substrat bawah melalui proses pakej Chip pada Wafer (CoW). . Dengan kata lain, Chip terlebih dahulu disambung dengan silikon Wafer melalui proses pakej Chip on Wafer (CoW), kemudian CoW Chip disambung dengan substrat dan terintegrasi ke CoWoS. Dengan menggunakan mod pakej ini, cip berbilang boleh dikemas bersama-sama dan disambungkan melalui Si Interposer untuk mencapai kesan volum pakej kecil, konsumsi kuasa rendah dan kurang pin.

Koncep teknologi pakej TSMC CoWos. (Sumber: TSMC)

Selain CoWos, pakej aras wafer-out juga boleh diklasifikasi sebagai kaedah pakej 2.5D. Prinsip pakej aras-lapisan penggemar-keluar adalah menarik sirkuit yang diperlukan dari hujung semikonduktor kosong ke Lapisan Pemindahan Semula untuk membentuk pakej. Oleh itu, tidak perlu menutup piring muatan, Kabel, Bump, yang boleh mengurangi biaya produksi dengan 30%, dan juga membuat cip lebih kurus. Pada masa yang sama, kawasan cip boleh dikurangkan banyak. Ia juga boleh menggantikan biaya yang lebih tinggi melalui perforasi silikon, untuk mencapai tujuan untuk mengintegrasikan komponen berbeza melalui teknologi pakej.

Tentu saja, teknologi pakej stereo bukan sahaja 2.5D, tetapi juga pakej 3D. Jadi, apa perbezaan antara kedua-dua, dan industri SEMICONDUCTOR sedang mengadopsi pakej 3D?

Sebaliknya dengan pakej 2.5D, pakej 3D berfungsi dengan mencipta struktur transistor (CMOS) pada cip dan menggunakan perforasi silikon untuk menyambung isyarat elektronik dari cip berbeza di atas dan di bawah, sehingga memori atau cip lain boleh dikumpulkan secara langsung secara menegak pada

Pakej 3D adalah tumpukan cip langsung. (Sumber: Intel)

TSMC dan Intel mengembangkan teknologi pakej 3D secara aktif

Intel (INTC) dan Taiwan Semiconductor (TSMC) mempunyai teknologi mereka sendiri untuk pakej 3D. Intel menggunakan teknologi pakej 3D "Foveros", yang menggunakan logik tumpukan heterogeni untuk mengendalikan operasi, dan boleh tumpukan setiap cip logik bersama-sama. Ini bermakna, untuk pertama kalinya, memperluas tumpukan cip dari mediator silikon pasif tradisional dan memori tumpukan kepada produk logik efisien tinggi seperti cpus, grafik dan pemproses AI. Dalam masa lalu, tumpukan hanya digunakan untuk memori, tetapi tumpukan heterogene digunakan untuk membolehkan kombinasi yang berbeza memori dan cip komputer untuk tumpukan.

Selain itu, Intel sedang mengembangkan tiga teknologi baru, iaitu co-EMIB, ODI dan MDIO. Co-emib boleh menyambung dengan prestasi dan kemampuan komputer yang lebih tinggi dan membenarkan dua atau lebih komponen Foveros untuk menyambung. Penjana juga boleh menyambungkan simulator, memori, dan modul lain pada lebar band yang sangat tinggi dan konsumsi kuasa yang sangat rendah. Teknologi ODI menyediakan fleksibiliti yang lebih besar untuk komunikasi sambungan omni-arah antara cip kecil dan medium-sized. Cip atas boleh berkomunikasi dengan cip kecil lain seperti teknologi EMIB, dan ia boleh berkomunikasi secara menegak dengan cip kosong bawah di bawah melalui silikon melalui lubang (TSV) seperti teknologi Foveros.

Konsep teknologi Intel Foveros. (Sumber: Intel)

Teknologi juga menggunakan lubang menegak yang besar yang menyediakan kuasa secara langsung dari substrat pakej ke piring kosong atas. Lubang-lubang besar ini jauh lebih besar daripada silikon tradisional lubang-lubang dan menyediakan transmisi kuasa yang lebih stabil dengan perlawanan yang lebih rendah. Dan melalui tumpukan untuk mencapai lebar band yang lebih tinggi dan kelemahan yang lebih rendah. Pendekatan ini mengurangkan bilangan silikon melalui lubang yang diperlukan dalam cip asas, membebaskan lebih banyak kawasan untuk unsur aktif dan optimasi saiz helaian kosong.

TSMC, pada sisi lain, mencadangkan penyelesaian integrasi "3D multi-chip and system integrated chip" (SoIC). Solusi on-chip sistem-integrasi menggabungkan kristal kosong yang diketahui dengan saiz berbeza, teknologi proses, dan bahan langsung di atas satu sama lain.

TSMC perasan bahawa cip terintegrasi sistem mempunyai kelebihan kali lebih tinggi densiti bump dan kelajuan, sementara mengurangi penggunaan kuasa secara signifikan, daripada penyelesaian sirkuit terintegrasi tradisional 3D yang menggunakan microbump. Selain itu, cip terintegrasi sistem adalah penyelesaian terintegrasi pra-proses yang menyambungkan dua atau lebih kristal kosong sebelum pakej; Sebagai hasilnya, set cip Integration sistem boleh menggunakan teknologi pakej maju InFO atau CoWoS belakang syarikat untuk mengintegrasikan cip lain lebih lanjut, mencipta penyelesaian "3D*3D" kuat aras sistem.

Selain itu, TSMC telah melancarkan 3DFabric, yang mengumpulkan penyelesaian integrasi sistem 3DIC yang berkembang dengan cepat untuk menyediakan fleksibiliti yang lebih besar dan mencipta sistem yang berkuasa dengan sambungan pada cip yang kuat. Dengan pilihan berbeza untuk pemakaian cip depan dan cip belakang, 3DFabric membantu pelanggan menyambungkan cip logik berbilang bersama-sama, walaupun memori lebar frekuensi tinggi (HBM) atau cip kecil heterogen seperti analog, INPUT/output, dan modul rf. 3DFabric menggabungkan penyelesaian 3D belakang dan depan dan mengembangkan miniatur transistor untuk terus-menerus memperbaiki prestasi dan fungsi sistem, mengurangi saiz dan penampilan, dan mempercepat masa produk ke pasar.

Selepas memperkenalkan 2.5D dan 3D, Chiplets adalah salah satu teknologi pakej lanjut terbaru untuk memukul industri setengah konduktor. Akhirnya, gambaran singkat ciri-ciri dan keuntungan Chiplets.

Ada tiga keuntungan untuk menggunakan Chiplets. Kerana biaya proses maju sangat tinggi, terutama sirkuit analog dan I / O semakin sukar untuk berkurang dengan teknologi proses. Chips membahagikan sirkuit menjadi cip kecil independen, menguatkan fungsi mereka, teknologi proses dan saiz, dan akhirnya mengintegrasikan mereka bersama-sama untuk mengatasi cabaran proses miniaturizasi. Selain itu, Chiplets juga boleh menggunakan cip dewasa yang wujud untuk mengurangi biaya pembangunan dan pengesahan.

Pada masa ini, banyak pembuat semikonduktor telah memperkenalkan produk prestasi tinggi dalam cara cip. Contohnya, Intel's Intel Stratix 10 GX 10m FPGA direka dengan cip untuk mencapai ketepatan komponen dan kapasitas yang lebih tinggi. Berdasarkan arkitektur FPGA Intel Stratix 10 yang wujud dan teknologi sambungan hubungan berbilang cip terkandung (emib) Intel yang lanjut, produk menggunakan teknologi emib untuk mengintegrasikan dua cip logik inti Intel Stratix 10 GX FPGA dan unit I/O yang sepadan. Sama juga dengan proses seri epyc generasi kedua AMD. Berbeza dari generasi pertama kaedah cip yang menggabungkan memori dan I/O untuk membentuk CPU 14 nm, generasi kedua adalah untuk memisahkan I/O dan memori ke dalam cip, dan memotong CPU 7 nm ke dalam 8 cip untuk kombinasi.

Dalam satu perkataan, pada masa lalu, efisiensi cip diperbaiki oleh peningkatan proses setengah konduktor, tetapi semasa saiz komponen mendekati had fizikal, miniaturisasi cip menjadi semakin sukar. Untuk menyimpan desain cip saiz kecil dan efisiensi tinggi, industri setengah konduktor tidak hanya terus mengembangkan proses maju, tetapi juga meningkatkan arkitektur cip untuk membuat cip dari lapisan tunggal asal, Putar ke stacking berbilang lapisan. Untuk sebab ini, pakej maju telah juga menjadi salah satu pemandu kunci untuk meningkatkan undang-undang Moore, memimpin trend dalam industri semikonduktor.

Kerja utama makmal bijak masa depan termasuk: menetapkan sistem penilaian IQ sistem intelijen AI dan melakukan penilaian IQ AI dunia; Lakukan rancangan penyelidikan otak awan Internet (bandar), bina teknologi otak awan Internet (bandar) dan peta perusahaan, dan berkhidmat untuk meningkatkan tingkat kecerdasan perusahaan, industri dan bandar.