PCB 기술 - LCD 평면 패널 모니터용 컨트롤러 이해

디스플레이 기술이 끊임없이 발전함에 따라 트루 컬러 액정 모니터는 고해상도, 높은 명암비, 고해상도의 장점으로 PCB 임베디드 디스플레이 시스템에서 점차 중요한 위치를 차지하고 있다.현재 PCB 임베디드 플랫폼을 기반으로 한 액정 컨트롤러의 설계와 개발은 주로 두 가지 실현 방식이 있다: ARM 임베디드 액정 컨트롤러와 독립 제어 장치.그러나 이 두 가지 실현에는 모두 결점이 있다.내장형 컨트롤러를 사용하면 PCB 프로세서에 대한 부담이 증가하고 프레임 표시 속도가 제한될 수 있습니다.외부 PCB 제어 장치는 비용이 많이 들 뿐만 아니라 매우 높은 특이성을 가지고 있어 어렵다.다양한 유형의 LCD 디스플레이에 적합합니다.

이를 바탕으로 본고는 ARM과 FPGA 기반의 액정 컨트롤러의 설계 방안을 제시했다.한편, 이 설계안은 LINUX 운영 체제에서 프레임 버퍼 장치를 조작하여 비디오 스토리지의 쓰기 속도를 높이고 프로세서의 부담을 줄일 수 있습니다.한편으로 FPGA를 사용하여 액정 컨트롤러의 설계를 실현하여 개발 주기가 짧고 전력 소비량이 낮으며 휴대성이 유연하여 서로 다른 중소형 액정 스크린에 응용할 수 있다.

이 시스템은 주로 마이크로 컨트롤러, FPGA (LCD 컨트롤러), 스토리지 장치 및 주변 인터페이스로 구성됩니다.이 시스템의 프레임 맵은 그림 1과 같습니다.

시스템 작동 과정: FPGA 내부의 타이밍 회로에서 생성되는 타이밍 제어 신호의 작용으로 LCD 컨트롤러는 Framebuffer 인터페이스를 통해 마이크로컨트롤러에서 디스플레이에 필요한 데이터를 읽고 디스플레이 버퍼 SRAM에 저장합니다.동시에 LCD 모니터는 디스플레이 메모리 SRAM에서 디스플레이 데이터를 읽고 데이터 형식 변환 회로를 통해 데이터 정보를 직접 실시간으로 표시합니다.

SRAM은 읽기 및 쓰기 속도가 더 높기 때문에 이 PCB 설계의 디스플레이 캐시는 512KB 용량, 읽기 및 쓰기 속도가 약 10ns인 IS61LV51216AL SRAM 1개를 사용합니다.한 프레임의 이미지를 표시하는 크기는 125KB(320x240x2/li024)이며, FPGA는 시스템 요구 사항을 충족하는 약 200ns의 디스플레이 메모리를 읽습니다.

컨트롤러 설계 및 개발의 마스터 제어 장치는 ATMEL의 AT9lRM9200 (9200) 을 단일 장치로 사용합니다.PCB 프로세서는 ARM920T 코어를 기반으로 180MHz의 작동 주파수를 제공합니다.최대 200m/s의 성능을 제공하며 오픈 소스 LINUX 운영 체제를 사용합니다.그러나 ARM9은 시스템의 제어 단말기로서 정보 수집, 처리, 외부 통신 등 여러 가지 임무를 완수해야 한다.LCD 컨트롤러도 메모리에서 데이터를 읽어 디스플레이에 사용하는 경우 프로세서에 부담을 주고 디스플레이 캐시를 줄일 수 있습니다.데이터를 읽는 속도는 LCD의 실시간 디스플레이에 영향을 줍니다.따라서 본고는 LINUX 운영체제에서 Framebuffer 인터페이스를 기반으로 하는 응용 방법을 제시하여 디스플레이 메모리에서 데이터를 읽는 속도를 크게 향상시켜 전체 디스플레이 시스템의 실시간성을 향상시켰다.그림 3은 AT91RM9200 인터페이스 회로의 연결을 보여줍니다.

시스템의 소프트웨어 디자인은 주로 FPGA 기반 LCD 컨트롤러 디자인과 LINUX 운영 체제 기반 프레임 버퍼 드라이브 디자인으로 나뉜다.

이 설계의 액정 컨트롤러는 주로 캐시 읽기 및 쓰기, 단일 컴퓨터 인터페이스, 액정 타이밍 제어 등의 모듈로 구성되어 있습니다.

TFT-LCD 모니터의 원리에 따라 디스플레이에 필요한 주요 제어 신호는 픽셀 클럭 신호, 행/장 동기화 PCB 신호 및 에너지 사용 신호입니다.이 시나리오의 디스플레이 해상도는 320x240이며, 평면 패널 디스플레이의 플러시 주파수를 60Hz, 즉 필드 동기화 신호 (VSYNC) 를 60Hz로 설계해야 한다.회선 동기화 신호로 구성되면 회선 동기화 신호의 주기는 1/(60x240)s이고 회선 동기화 신호(HSYNC)는 15kHz이다.같은 방식으로 픽셀 클럭 신호(CK)는 5MHz입니다.

FPGA의 내장 잠금 고리 IP 모듈(PLL)은 FPGA의 50MHz 클럭 신호 F_CLK를 10으로 나누어 5MHz 픽셀 클럭 신호로 구분하는 데 사용됩니다.상태 메소드를 사용하여 Verilog 하드웨어 설명 언어로 타이밍 제어 모듈을 설계하여 LCD 타이밍 요구 사항을 충족하는 PCB 제어 신호 VSYNC, HSYNC 및 ENAB를 제공합니다.PCB 설계가 완료되면 Quatusli 환경에서 시퀀스 시뮬레이션이 완료되고 시퀀스 요구 사항에 따라 시퀀스 결과가 생성됩니다.

SRAM은 비디오 엔클로저입니다.LCD 컨트롤러와 마이크로컨트롤러 사이의 PCB 데이터 전송은 ARM 시계의 제어로 읽히고, LCD 화면은 픽셀 시계 신호 CK의 제어로 SRAM에서 데이터를 읽는다는 것을 알 수 있다.이 솔루션은 서로 다른 클럭 도메인 간 PCB 데이터 전송 문제에 대해 FPGA 설계를 사용하여 비동기식 FIFO를 구현합니다.