정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
회로를 설계하는 빈도가 매우 높다.일반적으로 디지털 논리 회로의 주파수가 50MHz 이상이거나 그 주파수에서 작동하는 회로가 전체 시스템의 1/3 이상을 차지한다면 고속 회로라고 한다.시스템에서 시스템 시계와 같은 소수의 신호만 이렇게 높은 주파수로 작동한다면 고속 회로 영역에 속하지 않습니다.
설계 회로의 디지털 신호가 매우 빠르게 뛴다.일반적으로 디지털 신호의 상승 또는 하강 시간이 신호 주기의 5% 미만일 때 고속 회로라고 합니다.그림 1은 고속 회로에서 신호선의 파형 그림으로 회로에서 이 신호선의 전류의 실제 상황을 보여준다.그림의 여러 신호 파형은 신호선이 여러 다른 구성 요소의 핀에 연결되어 있기 때문에 여러 신호가 중첩됩니다.그림에서 볼 수 있듯이 신호의 하단과 상단은 서로 다른 정도의 이점, 불규칙한 진동, 예상 범위 내의 지연 등을 가지고 있다. 이러한 현상은 보통 저속 회로 설계에서 나타나지 않으며, 시스템 회로 속도가 증가함에 따라 상술한 문제가 뒤따른다.따라서 고속 회로의 설계는 저속 회로의 설계처럼 간단할 수 없다.상술한 상황의 발생을 피하고 줄이기 위해 반드시 새로운 지식과 새로운 사고를 증가시켜야 한다.실제 응용을 바탕으로 다른 문헌을 참고하여 저는 고속 회로 설계에 대해 다음과 같은 고려를 하고 있습니다. 2. 시퀀스 조정은 현재의 전자 제품이 대부분 RAM, CPU, FPGA, ASIC, 임의 논리와 같은 100MHz 심지어 더 높은 주파수에서 실행되는 것을 고려합니다.이러한 모든 장치는 타이밍 요구 사항이 매우 높은 장치입니다.만약 그들 사이의 시차 조정이 규정된 요구에 부합되지 않는다면 시스템 작업의 혼란을 초래하기 쉽기 때문에 고속회로 설계에서 고려해야 할 문제 중 하나는 시차 조정 문제일 것이다.시차 조정은 주로 신호의 구축 시간과 유지 시간이 표준을 위반하고, 작은 펄스 폭이 요구에 부합하지 않으며, 시스템의 다상 시계로 인한 위상 중첩에 나타난다.고속 회로 설계에서 신호 주기는 보통 ns 너비만 있다.이때 클럭 신호와 데이터 신호 간의 정확한 조화를 확보하기가 쉽지 않다.그 밖에 설비 자체에 많든 적든 각양각색의 설비가 존재한다.파라미터 표류, 색산 등은 서로 다른 정시 신호 간의 상호 조화를 실현하는 것을 더욱 어렵게 한다.상술한 상황을 감안하여 고속회로의 설계는 먼저 설계 전의 기능 모의 검증을 고려하고 이론적으로 각 신호가 예상 지표를 만족시킬 수 있는지 자세히 분석해야 한다.두 번째는 시퀀스 회로의 각 부품이 자체 시퀀스 요구 사항을 충족하는지 확인하는 것입니다.관련된 모든 장비에 대해 고주파 테스트 장비를 사용하여 장비 자체의 다양한 매개 변수를 자세히 검사하고 검증해야 합니다. 3. 신호 무결성은 모든 회로 설계 전에 회로 설계가 완료된 후 시스템의 각 신호의 무결성, 즉 SI(신호 무결성)를 고려하며 신호 품질이라고도 합니다.이것은 고속 회로 설계에서 더욱 중요하다.사전에 충분히 고려하지 않으면 시스템의 각 신호의 질에 심각한 손상을 입히거나 신호의 완전성을 손상시키기 쉽다.다음은 고속 회로 설계에서 신호의 무결성에 영향을 주는 표현 형태입니다. 3.1 신호 사이의 직렬 교란 직렬 권선의 형태는 그림 2와 같습니다.교류전기가 신호선을 통과하면 그 주위에 교류자기장이 생기고 교류자기장의 도선은 일정한 전압신호를 감지한다.이렇게 하면 인접한 신호선에서 관련 전압 신호를 감지하여 두 신호선이 서로 영향을 미쳐 도선에서 신호의 질이 떨어진다.신호선 사이의 교차 권선의 크기는 주로 자기장의 변화율 (일반적으로 구동 신호의 상승 및 하강 연변의 변화 법칙에 의해 결정), 주변 매체의 매전 성질 및 배선 사이의 거리에 달려 있다.
