PCB 기술 - 신호 무결성 검증 사례 분석

신호 무결성에 관한 대부분의 보드 설계 엔지니어들은 고속 보드를 설계하는 것이 얼마나 복잡하고 위험한지 끊임없이 이야기합니다. 시스템 시계가 50MHZ를 넘으면 보드의 신호 상호 연결이 타이밍 경로에 신호 지연을 도입한다는 것을 알려줍니다.또한 이러한 신호 지연은 보드 수준의 설계 성능을 제한합니다.또한 전송선 효과가 신호 진동, 오버 및 다운스트림과 같은 심각한 신호 무결성 문제를 신속하게 도입하는 방법과 설계의 노이즈 허용량 및 설계의 단조로운 일관성 원칙을 위협하는 방법에 대해서도 설명합니다.이밖에 신호직렬교란과 전자기복사의 출현은 설계된 회로판의 정상적인 작업을 엄중하게 손상시킬것이다.

같은 질문에 다른 답을 얻을 수 있습니다.만약 당신이 여전히 저속 회로기판 설계에 종사하는 엔지니어와 접촉한다면, 그들은 보통 어깨를 으쓱거리며 무기력함을 표시할 뿐이다.저속 회로 기판 설계에서 잠재적 신호 무결성 문제에 수동적으로 대응하는 전통적인 전략은 설계를 위해 적당한 설계 제약을 제정하는 것이다.일부 특수한 신호 통로에 심각한 신호 완전성 문제가 존재할 때, 예를 들어 신호 교란이나 전자기 교란과 같은 경우, 일반적으로 설계 엔지니어는 항상 설계의 어느 부분, 심지어 전체 설계 자체에 엄격한 물리적 구속을 추가한다.

이러한 솔루션이 일시적인 요구 사항을 충족하더라도 설계 엔지니어는 상당한 비용을 지불해야 합니다.설계를 구속하면 일반적으로 최종 제품 비용이 증가하고 제품 성능이 제한됩니다.예를 들어, 설계 엔지니어는 신호 상호 연결을 위해 적절한 위치를 찾지 못해 신호판 레이어를 추가해야 할 수도 있습니다.그러나 오늘날의 치열한 시장 경쟁에서 원가를 최소화할 수 있는지, 독특한 제품 성능을 제공할 수 있는지는 종종 제품의 성패를 의미한다.

최근 유명 네트워크 장비 공급업체의 설계 엔지니어가 이노베다가 개발한 신호 무결성 분석 도구 세트 XTK를 사용하여 개발한 라우터 제품의 회로 기판에 대한 신호 분석을 수행했습니다.분석 결과는 충격적이었다.보드가 정상적으로 작동하지만 매우 엄격한 설계 규칙으로 인해 보드 설계에는 신호 무결성 문제를 방지하기 위해 24개의 보드 레이어가 필요합니다.분석 결과 설계에 심각한 과구속 문제가 있음을 알 수 있습니다.사실 회로기판 설계는 8층 회로기판을 처리하고 실현하기만 하면 되며 동시에 신호의 완전성문제를 교란하지 않는다.개선된 제품은 회로 기판의 생산 비용만 200만 달러를 절약했다.

많은 설계 엔지니어들은 신호 무결성 분석이 더 이상 고속 시스템 설계 분야의 특별한 문제가 아니라는 것을 발견했습니다.신호 무결성 문제의 진정한 원인은 시스템 클럭의 증가가 아니라 신호 상승 시간과 신호 저하 시간의 지속적인 감소입니다.IC 제조업체의 생산 공정 기술이 계속 발전함에 따라 현재의 기술 수준은 0.25um 공정 심지어 더 낮습니다.지속적으로 개선되는 부품 생산 기술은 오래된 기술과 오래된 기술을 제거하는 데 사용됩니다.첨단 기술을 사용하여 전통적인 표준 전자 부품을 제조할 때 크기를 줄일 수 있으며 장치의 스위치 속도도 점점 빨라집니다.빠르면 빠를수록 신호의 상승 시간과 하강 시간은 짧아진다.

사실, 약 3 년마다 트랜지스터 울타리의 크기가 약 30% 감소하고 그에 따라 트랜지스터의 스위치 속도가 약 30% 증가 할 것입니다.신호 상승 시간과 하강 시간의 감소는"잠재적 위기"를 초래하고 결국 설계 중의 고속 문제를 초래할 수 있으며, 이는 전통적인 설계 과정에서 고속 문제를 초래하는 요소로 간주된 적이 없다.

시스템 클럭 주파수 증가가 아니라 더 빠른 신호 에지 변환 (신호 상승 시간 및 신호 하강 시간) 이 보드 설계 엔지니어에게 심각하고 중대한 설계 도전을 가져온 이유는 무엇입니까?이는 신호 전환이 상대적으로 느릴 때 (신호의 상승 시간과 하강 시간이 상대적으로 길다), PCB의 배선은 일정한 지연량을 가진 이상적인 배선으로 모델링되어 상당한 정밀도를 확보할 수 있기 때문이다.기능 분석의 경우, 모든 온라인 지연은 드라이브의 출력에 집중될 수 있으며, 선분에 따라 드라이브 출력에 연결된 모든 수신기의 입력 단자를 통해 같은 신호를 동시에 관찰할 수 있다.파형.

세트 총 지연 매개변수 모델은 별도의 시뮬레이션 분석 없이 회로 동작을 정확하게 분석할 수 있습니다.실천은 만약 설계에서 총매개변수의 지연인자를 고려한다면 물리적실현은 리론분석과 모방과 아주 비슷하다는것을 보여준다.

신호의 변화가 빨라짐에 따라 (신호의 상승 시간과 하강 시간이 단축됨) 회로 기판의 각 케이블 세그먼트는 이상적인 도선에서 복잡한 전송선으로 전환됩니다.이 시점에서 신호 연결 지연은 더 이상 드라이브의 출력에서 매개변수 모델을 중앙 집중식으로 모델링할 수 없습니다.이제 동일한 드라이브 신호가 복잡한 PCB 연결을 구동할 때 전기가 연결된 각 수신기에서 수신되는 신호가 다릅니다.전체 PCB 연결의 신호 지연을 각각의 PCB 연결 세그먼트의 신호 지연으로 분할해야 할 뿐만 아니라, 각 PCB 연결 세그먼트 간의 상호 영향에 대응하기 위해 다양한 전송 회선 효과를 면밀히 고려해야 한다.설계 엔지니어는 고속 효과로 인해 복잡한 PCB 연결의 신호를 예측하기가 어렵습니다.따라서 각 수신기 입력단의 신호 실제 지연을 확인하기 위해 전송선 분석이 필요합니다.

실천경험에 근거하여 알수 있다싶이 일단 송전선로의 길이가 운전사의 상승시간이나 하강시간에 상응하는 유효길이의 6분의 1보다 크면 송전선로의 유효성이 나타나게 된다.예를 들어, 설계에 사용된 컴포넌트의 상승 시간이 1ns이고 PCB 연결선의 신호 전송 속도가 2ns/ft라고 가정하면 연결선의 길이가 1인치만 넘으면 전송선 효과가 나타나 잠재적인 고속 회로 문제가 발생할 수 있다.판넬에 있는 모든 전선의 길이는 1인치 미만인 것이 분명하다.회로 기판이 매우 적다.이러한 이해를 바탕으로 설계 엔지니어가 상승 시간이 1ns인 구성 요소를 사용하여 설계할 때 고속 문제에 부딪힐 수 있다고 상상할 수 있다.

집적회로 공예 기술이 끊임없이 갱신됨에 따라 상술한 문제는 갈수록 심각해지고 있다.

오늘날의 시스템 설계에서 상승 시간이 1ns인 설비는 곧 과거가 되었다.PC 설계 엔지니어는 시계 속도가 400MHZ 이상, 버스 작동 빈도가 100MHZ 이상인 경우 0.5ns의 고성능 프로세서를 사용하여 복잡한 시스템 설계를 수행하고 있습니다.이 설계 엔지니어들은 이미 고속 회로 설계 경험이 있기 때문에 그들은 고속 설계 중의 특수한 문제를 고려할 것이다.그러나 고속 설계 문제는 점점 더 보편화되고 있다.설계 엔지니어가 0.25um 공정 기술의 차세대 FPGA 부품이나 기타 표준 부품을 사용하여 신제품을 설계하기만 하면 이러한 고속 문제는 헤아릴 수 없이 많다.문제는 특정 유형의 고속 분석을 구현하지 않으면 설계된 시스템이 제대로 작동하기 어렵다는 것입니다.

설계에서 시계 주파수의 지속적인 가속이 아닌 신호 변환은 설계 환경을 악화시킬 수 있습니다. 설계의 내결함성이 점점 줄어들고 설계의 미세한 차이도 잠재적인 문제를 초래할 수 있습니다.나는 최근 미국의 유명한 기계 시각 시스템 제조업체에서 발생한 일을 언급하지 않을 수 없다.이것은 미국의 유명한 기계 시각 시스템 (이미지 검사 시스템) 제조업체입니다.최근 그들의 회로 기판 설계 엔지니어는 매우 이상한 현상을 만났다.7년 전에 이미 성공적으로 설계, 제조 및 시장에 출시된 제품은 매우 안정적이고 안정적으로 작동하고 작동할 수 있습니다.그러나 최근 생산라인에서 하차한 한 제품에 문제가 생겨 제품이 제대로 작동하지 않고 있다.

이것은 20MHz 시스템 설계입니다.고속 설계 문제는 생각할 필요가 없을 것 같다.설계 수정 없이 사용된 부품은 원래 설계 요구사항과 일치합니다.설계 엔지니어가 혼란스러워하는 이유는 무엇입니까?설계 수정 없이 원본 설계에서 동일한 전자 컴포넌트를 제조합니다.유일하게 다른 것은 사용되는 전자 부품이 소형화되고 더 빨라졌다는 것이다. 이것은 주로 오늘날 IC 제조 기술의 끊임없는 발전 때문이다.그렇다면 무엇이 시스템 고장을 일으켰을까?

이 시스템의 고장은 새로운 부품 공정 기술에 도입된 신호 무결성 문제 때문이라는 사실이 증명되었다.설계 엔지니어는 초기 검증된 상대 저속 시스템에서 이러한 문제를 겪지 않았으며 고려할 필요도 없습니다.신호의 완전성 문제는 다른 방식으로 표시할 수 있다.시간 문제는 언제나 최우선이다.신호의 상승 시간과 하락 시간의 단축은 먼저 설계된 시스템의 시간 문제를 초래할 것이다.둘째, 전송선 효과로 인한 신호 진동, 신호 과충과 하충은 모두 설계된 시스템의 내결함성과 단조성에 큰 위협이 될 수 있다.느린 시스템에서 설계 엔지니어들은 항상 상호 연결 지연과 신호 진동을 무시한다. 주로 전송선 효과로 인한 신호 진동이 느린 시스템 내에서 안정될 수 있는 시간이 충분하기 때문이다.그러나 신호 점프가 가속화되고 시스템 클럭 주파수가 증가함에 따라 장치 간의 신호 전송 및 클럭 제어 준비 시간이 크게 단축되었습니다.문제의 심각성이 갑자기 높아지면서 실패할 확률도 빠르게 높아졌다.

고속 회로의 일부 문제는 그다지 심각하지 않고, 다른 일부는 재난적이다.예를 들어, 전송 라인에서 신호의 왕복 반사 설정으로 인한 신호 진동은 장치의 오류 트리거 (다중 클럭 제어) 를 초래할 수 있습니다.주로 신호 반사로 인한 신호 과충은 정시 오차를 초래할 수 있으며 심지어 부품을 손상시킬 수도 있다.신호의 상승 시간이 1ns 이하로 떨어진 후에 신호 간의 교란은 매우 중요한 문제가 되었다.직렬 교란은 일반적으로 고밀도 회로 기판 설계에서 발생합니다.이와 동시에 신호가 아주 빨리 뛰여올라 선로간에 쉽게 결합되여 직렬교란을 형성할수 있다.신호의 상승 시간이 1ns보다 적을 때, 신호 중의 고주파 고조파 분량은 인접한 신호선에 쉽게 결합하여 직렬 교란을 형성한다.따라서 회로 기판에 대량의 고속 상호 연결 신호선이 존재한다면 이러한 시스템은 이러한 문제가 발생하기 쉽다.고속 부품의 출현으로 신호의 상승 시간이 0.5ns보다 작아져 설계된 시스템에 더 많은 문제가 발생하게 되었다: 전력 시스템의 안정성 문제와 전자기 간섭 (EMI) 문제.데이터 버스에서 동시에 데이터 변화가 발생하는 빈도가 매우 높을 때 전력 시스템의 안정성이 나타나 전력 평면의 큰 파동과 파동을 초래할 수 있다.시스템에서 참조 평면의 큰 파동과 파동은 설계의 신호에 영향을 줄 수 있습니다.이러한 유형의 시스템 설계는 전력 시스템 설계를 신중하게 계획하고 가장 합리적인 전력 시스템 디커플링 전략을 선택해야 합니다.양자의 긴밀한 결합은 전력 시스템의 안정적인 운행을 보장하는 관건이다.빠른 신호는 또한 방사능에 더 취약하므로 EMI는 설계 엔지니어의 주목을 받고 있으며 새로운 설계에서 고려해야 할 중요한 측면이되었습니다.특히 오늘날의 전자 제품은 반드시 업계의 많은 규정에 직면해야 한다.

불행히도 저속 시스템 설계에서 설계 엔지니어들은 신호 상승 시간 단축으로 인한 잠재적 위기를 간과하는 경우가 많다.설계 엔지니어가 신호 무결성 분석을 하지 않고 가능한 한 피하려고 하기 때문이다.진정한 위험은 많은 회로 기판이 신호 무결성 문제가 명확하지 않은 상태에서 처리된다는 것입니다.또한 신호 무결성 문제 자체의 예측 불가능성 때문에 처리된 회로 기판의 최종 테스트 과정에서 신호 무결성 문제가 나타나지 않을 수 있으며 제품이 최종 사용자에게 전송될 때 신호 무결성이 나타날 수 있다.사용자 웹 사이트에서 제품에 장애가 발생하면 문제 해결 및 진단이 매우 어려워집니다.진정한 위험은 또한 더 높은 NRE (일회성 엔지니어링 비용) 비용에 있습니다.각 보드 제품 설계 제조업체는 제품 수명 주기 동안 모든 NRE 비용을 분담합니다.회로 기판 설계 및 생산 이후 예측할 수 없는 고속 신호 무결성 문제로 인한 설계 반복으로 인해 NRE 비용이 빠르게 증가할 것입니다.

전자 제품 설계 및 생산 분야에서는 설계 단계에서 생산 단계에 이르기까지 반복 작업의 비용이 기하급수적으로 증가하며 제품이 엔드 유저 사이트에 배포되면 이러한 반복 작업의 비용은 더 높아집니다.따라서 설계와 생산 과정에서 정상적으로 작동할 수 있는 모든 판급 설계는 제품이 사용자의 현장에 발송된 후 문제가 발생하면 설계 엔지니어가 기존의 고속 설계 분야에서 문제를 찾고 해결할 것이라는 기대보다 제품 개발이 진행 중이다. 원가 구조는 더욱 큰 위험을 초래할 것이다.이러한 비용에는 대량의 중복 작업이 직접적으로 초래하는 막대한 비용이 포함될 뿐만 아니라 사용자의 불만과 자신감의 상실도 반영된다.상술한 문제는 모든 판급 제품의 개발 주기에 새로운 절차를 도입하여 신호 완전성 문제가 생산 과정에 잠입하는 것을 방지할 것을 강력히 요구한다.수년 동안 ASIC 설계 엔지니어들은 좋은 습관을 길렀습니다.계약 계약의 일환으로 ASIC 설계 엔지니어는 설계 정보의 무결성을 보장하기 위해 ASIC 제조업체와 설계 "서명"을 체결해야 합니다.맞춤형 칩 개발 과정에서 투입되는 NRE 비용은 수십만 달러에 이를 수 있다.IC 생산 가공 제조업체는 이러한 모든 설계가 비용 투입과 권리 의무를 보호하기 위해"골드 버전"시뮬레이터의 테스트를 통과해야한다고 강력히 요구합니다.또한 서명 승인 단계를 추가하면 설계자와 가공 제조업체를 효과적으로 보호하고 제한할 수 있습니다.이는 IC가공제조업체가 그 고객을 위해 합격되고 고품질의 부품제품을 생산할것을 요구할뿐만아니라 IC설계공정사가 더욱 표준화를 설계해야 하며 설계한 부품은 고도의 제조가능성을 갖고있다.회로 기판 설계 및 가공 제조업체의 경우 고속 회로 설계의 서명 (회로 기판을 가공하기 전에 보내는 신호 무결성 검증) 도 마찬가지로 중요합니다.고속 신호 무결성 검증 테스트 도구는 기존 설계 프로세스의 한 단계로서 설계의 클럭 속도와 관계없이 각 보드 레벨 설계의 분석 및 검증에 사용됩니다.설계 엔지니어는 설계의 신호 무결성 문제가 제조 프로세스로 전달되기 전에 해결되었는지 확인해야 합니다.따라서 설계 엔지니어는 그들이 설계한 제품이 더 좋은 품질 보증을 가지고 있다고 믿는다.설계된 제품이 최종 사용자 사이트로 배송되면 예측할 수 없는 신호 무결성 문제가 더 이상 발생하지 않습니다.앞으로 설계 엔지니어들은 보드 레벨 설계에서 신호 무결성 문제를 해결하기 위해 적절한 설계 제약조건을 추가했는지, 설계 과정에서 중요한 고속 신호선 문제를 해결하기 위해 최선을 다했는지 걱정할 필요가 없습니다.보드 레이아웃 후 신호 무결성에 대한 서명 검증은 이러한 위험과 엔지니어의 우려를 해소할 수 있습니다.

신호 무결성 분석 및 서명 검증을 위한 최적의 솔루션을 제공하는 에뮬레이터 유형은 무엇입니까?이상적인 시뮬레이터는 보드의 단일 신호선만 분석하는 것이 아니라 전체 보드 또는 여러 보드로 구성된 시스템을 동시에 분석할 수 있습니다.속도도 매우 중요한 요소로 합리적인 시간 내에 정확한 신호 완전성 분석을 완성하는 것이 중요하다.SPICE 기반 신호 무결성 분석 엔진은 분석 정밀도가 충분하지만 분석을 생성하는 데 시간이 오래 걸리고 분석이 더 느리기 때문에 이러한 유형의 도구는 실용적이지 않습니다.

황금판 시뮬레이터는 정확한 송전선로 내부 모델도 제공할 수 있어야 한다.신호의 상승 시간과 하강 시간이 감소함에 따라 많은 신호 무결성 분석 엔진이 사용하는 이상적인 무손실 전송선 모델은 분석 정밀도의 요구를 만족시킬 수 없다.이때 전송선을 실제 손상된 전송선 모델로 모델링해야 합니다.또한 신호 무결성 문제를 쉽게 해결하기 위해 광범위하고 상세한 분석 보고서를 제공하고 구체적인 구성 요소나 구체적인 상호 연결 회선을 쉽고 상세하게 지적할 수 있어야 한다.신호 무결성 위반.마지막으로, 이러한 도구는 설계 엔지니어가 더 적합한 시스템 토폴로지, 연결 단자 일치 시나리오 및 드라이브 / 수신기 선택을 결정할 수 있도록 강력한 "가정" 분석 기능을 갖추어야 합니다.

또한 이러한 도구는 전력 평면 분석 설계와 전자기 복사와 같은 복잡한 문제를 해결할 수있는 충분한 능력을 갖추어야하며 둘 사이의 관계를 밝히고 타협을 통해 가장 적합한 해결책을 찾을 수 있어야합니다.마지막으로, 이러한 유형의 도구는 분석에 사용되는 모델에 따라 최종 분석 결과가 결정되기 때문에 최첨단 모델을 지원해야 합니다.

설계 엔지니어는 레이아웃과 케이블 연결을 구현할 때 적절한 정책을 적용하여 고속 문제를 최소화하는 것이 이상적입니다.고속 설계 방법론의 실시는 의심할 여지 없이 설계 제품의 원가 효율을 크게 높일 것이다. 신호 완전성 분석은 제품 개발 주기에 배치하고 배선하기 전의 계획 단계에서 실시된 것이다.차세대 EDA 기술은 구속된 레이아웃과 경로설정 방법을 사용하여 값비싼 설계 반복을 줄일 수 있습니다.예를 들어, Innoveda의 ePlanner 도구를 사용하면 설계 엔지니어가 설계를 후속 레이아웃 및 경로설정 프로세스로 전달하기 전에 PCB 토폴로지의 프로토타입을 고려할 수 있습니다.예를 들어, ePlanner 도구는 도면 설계 공간 감지 및 상호 연결 계획 및 설계 환경을 제공합니다.이러한 환경에서 설계 엔지니어는 "가정" 분석을 수행하여 고속 신호 정책을 탐색하고 다운스트림 라우터를 위한 라우터를 구축할 수 있습니다.분석 결론에 기초한 합리적인 설계 규칙.

장기적으로 미래 고속 설계의 가장 좋은 해결 방안은 설계 주기에 가능한 한 빨리 신호 완전성 분석을 하고 신호 완전성과 배치를 밀접하게 결합시키는 것이다.그러나 현재 상황에서 가장 낮은 요구 사항은 고속 설계 승인 (보드가 제조에 인도되기 전의 신호 무결성 검증 및 테스트) 이 각 보드 설계 과정의 표준이 되어야 한다는 것입니다.단계